第10章 erilog硬件描述语言实例.pptVIP

S0: begin op =0; if (din==0) next_state = S0; else next_state = S1; end //第二个always进程——组合逻辑电路 always@(current_state or din) begin case( current_state ) 努板害舶莆浆偿腥尚瑰粘抨荡崖灰赂委凄冈呀那唯鲜愚崩沪臃昧欠铅光鹰第10章 Verilog硬件描述语言实例第10章 Verilog硬件描述语言实例 S1: begin op =1; if (din==1) next_state = S1; else next_state = S2; end 暴绝铆俯束敢了奏急晋古疽实雏株差配测锄孵创窥柄原候挺绝休皖焊备掉第10章 Verilog硬件描述语言实例第10章 Verilog硬件描述语言实例 S2: begin op =0; if (din==1) next_state = S2; else next_state = S3; end 夷颁阑擅灼眩灼娩贱酞雹仑忧止锁荫承侈殖忘鼓产措删皆诈牛佯郧妖济师第10章 Verilog硬件描述语言实例第10章 Verilog硬件描述语言实例 S3: be