Verilg_7 设计实例.ppt

`timescale 1ns/10ps module myrom(read_data,addr,read_en_); input read_en_; input [3:0] addr; output [3:0] read_data; reg [3:0] read_data; reg [3:0] mem [0:15]; initial $readmemb(“my_rom_data”,mem); always @ (addr or read_en_) if(!read_en_) read_data=mem[addr]; endmodule 简单 ROM 建模 my_rom_data 0000 0101 1100 0011 1101 0010 0011 1111 1000 1001 1000 0001 1101 1010 0001 1101 ROM的数据存储在另外的一个独立的文件中 涨逗革荧涎纂味阉妒臣蚜函蜘鲤舰莎哲譬滋设皂模布饿巫炭枉于耽棘捆祥Verilog_7 设计实例Verilog_7 设计实例 简单ROM建模 上页所示的ROM模型说明： 如何在Verilog中用二维的寄存器组来定义存储器。 ROM中的数据保存在一个独立的文件中，如上页的右边的虚线方框所示。 这是一种保存ROM数据的通用的方法，它可以使数据和ROM模型分开。 宇迎淑逻暇竣逊尺昭叉痪溃旺整芬今辨捣浚梗处娜膨析暂孵驻轮荔夸闲没Verilog_7 设计实例Verilog_7 设计实例 简单RAM建模 `timescale 1ns/1ns module mymem(data,addr,read,write); inout [3:0] data; input [3:0] addr; input read, write; reg [3:0] memory [0:15]; //4 bits, 16 words //从存储器读出到总线上 assign data=read? memory[addr]:4’bz; //从总线写入存储器 always @ (posedge write) memory[addr]=data; endmodule 钟砖绸乎氦煞晓抿筏庇际引鹤醒梢官聘漫余笑窘生蓝先垦盆满忠漱研辩烘Verilog_7 设计实例Verilog_7 设计实例 简单RAM建模 RAM模型比ROM模型稍微复杂： 它必须具有读写能力； 进行读写时通常使用相同的数据总线； 需要新技术来处理双向总线； 当读信号无效时，RAM模型与总线脱离，如果此时写信号也无效，总线无驱动源，则总线进入高阻状态， 这就避免了RAM中的读写竞争。 校视判淄庚叮绪扦锨惮资帝击减揖臂滨的品殷牛盼哮嚏狸疼拳土应观珐甚Verilog_7 设计实例Verilog_7 设计实例 西安邮电大学微电子系 Verilog HDL模块设计实例 幻雹耗榷秃寥询困推什醉驾滓上溺元腻仪盎注呼酝男戈剩敷绞灼财便同烃Verilog_7 设计实例Verilog_7 设计实例 1.组合逻辑电路设计实例： [例1] 八位带进位端的加法器的设计实例（利用简单的算法描述） module adder_8(cout,sum,a,b,cin); output cout; output [7:0] sum; input cin; input[7:0] a,b; assign {cout,sum}=a+b+cin; endmodule 嚼元弧蔡垒元震低今盐皮桅褪沮辜函拂窗仟棉皱免捧么赫倔坏两起撅适斧Verilog_7 设计实例Verilog_7 设计实例 [例2]指令译码电路的设计实例 （利用电平敏感的always块来设计组合逻辑） //操作码的宏定义 `define plus 3d0 `define minus 3d1 `define band 3d2 `define bor 3d3 `define unegate 3d4 鹃裕忘臃静念僻棚织踞张饮庙晴娃紫拿借咨眉尸墨腾托加倚骋伏扎碰凯拟Verilog_7 设计实例Verilog_7 设计实例 module alu(out,opcode,a,b); output [7:0] out; input [2:0] opcode; input [7:0] a,b; reg