模拟试卷答案..docVIP

模拟考试卷（1） 一、单项选择题：（20分） 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______C。 A. CPLD即是现场可编程逻辑器件的英文简称； B. CPLD是基于查找表结构的可编程逻辑器件； C. 早期的CPLD是从GAL的结构扩展而来； D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构； 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________C是错误的。 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的； 综合是纯软件的转换过程，与器件硬件结构无关； 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________B。 提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； 提供设计的最总产品----掩膜； 以网表文件的形式提交用户，完成了综合的功能块； 都不是。 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________B→编程下载→硬件测试。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定 A．③① B.①② C.④⑤ D.④② 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______B。 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； 原理图输入设计方法无法对电路进行功能描述； 原理图输入设计方法一般是一种自底向上的设计方法； 原理图输入设计方法也可进行层次化设计。 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_______A。 PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 敏感信号参数表中，应列出进程中使用的所有输入信号； 进程由说明部分、结构体部分、和敏感信号参数表三部分组成； 当前进程中声明的信号也可用于其他进程。 嵌套使用IF语句，其综合结果可实现________A。 带优先级且条件相与的逻辑电路； 条件相或的逻辑电路； 三态控制电路； 双向控制电路。 电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___________A。 A. 资源共享 B. 流水线设计 寄存器配平 D. 关键路径法 在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的________D。 idata = 16#20#; idata = 32; idata = 16#A#E1; idata = B#1010#; 10.下列EDA软件中，哪一不具有时序仿真功能：________D。 Max+Plus II Quartus II ModelSim Synplify 第1页 共3页 二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分） CPLD 复杂可编程逻辑器件 HDL 硬件描述语言 JTAG 联合测试行动小组 ASIC 专用集成电路 SOC 片上可编程系统 三、VHDL程序填空：（10分） 下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。 library ieee; use IEEE.STD_LOGIC_1164.all; entity sreg8b is port ( clk, rst : in std_logic; load,en : in std_logic; din : in std_logic_vector (7 downto 0); qb : out std_logic); end sreg8b; architecture behav of sreg8b is signal reg8 : std_logic_vector( 7 downto 0); begin process (clk, rst , load, en) begin if rst=1 then ――异步