《FPGA实训作业程序实训报告》.docVIP

1、计数器的设计 用VHDL语言设计一个模为60，具有异步复位、同步置数功能的计数器，并用QuartusII软件仿真。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count60 is portclk,clr,en:in std_logic;jishu_gout:out std_logic_vector3 downto 0;jishu_siout:out std_logic_vector3 downto 0; end count60; architecture behave of count60 issignal jishu1,jishu10:std_logic_vector3 downto 0;beginprocessclk,clr,enbeginifclr1thenjishu1others0;jishu10others0;elsifclkevent and clk1thenifen1thenjishu10000;jishu100000;elseifjishu11001and jishu100101thenjishu100000;jishu10000;elsifjishu11001thenjishu1jishu1+1;elsejishu10000;ifjishu100101thenjishu10jishu10+1;elsejishu100000;end if;end if;end if;end if;jishu_goutjishu1;jishu_sioutjishu10;end process;end behave; 60计数器的仿真结果：2、分频器的设计： 用VHDL语言设计一个通用的可输出输入信号的2分频信号、4分频信号、8分频信号、16分频信号的分频电路，并用QuartusII软件仿真。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fenpin is portclk_in:in std_logic;clk2,clk4,clk8,clk16:out std_logic; end fenpin; architecture behave of fenpin is signal q: std_logic_vector3 downto 0; beginprocessclk_inbeginifclk_inevent and clk_in1thenqq+1;end if;end process;clk2q0;clk4q1;clk8q2;clk16q3;end; 分频器的仿真结果： 3、编码器的设计： 用VHDL语言设计一个8-3编码器的VHDL程序，并用QuartusII软件仿真。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity code83 is portdin:in std_logic_vector7 downto 0;code:out std_logic_vector2 downto 0; end code83; architecture behave of code83 is beginprocessdinbeginifdin70then code000;elsifdin60then code001;elsifdin50then code010;elsifdin40then code011;elsifdin30then code100;elsifdin20then code101;elsifdin10then code110;elsifdin00then code111;end if;end process; end; 编码器的仿真结果： 4、移位寄存器的设计： 用VHDL语言设计一个8位的移位寄存器，使其具有左移一位或右移一位，并行输入和同步复位的功能，并用QuartusII软件仿真。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity yuwei is portclk,rst,shift_left,shift_right:in std_logic;data:in std_logic_vector7 downto 0;code:in std_logic_vector1 downto 0;q:out std_logi