EDA技术P1概述.pptVIP

面向FPGA的开发流程 设计输入 硬件描述语言文本输入这种方式与传统的计算机软件语言编辑输入基本一致，就是将使用了某种硬件描述语言（HDL）的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。文本输入方法克服了原理图输入法存在弊端: ① 随着设计规模增大，设计的易读性迅速下降，对于图中密密麻麻的电路连线，极难搞清电路的实际功能； ② 一旦完成，电路结构的改变将十分困难，因而几乎没有可再利用的设计模块； ③ 移植困难、入档困难、交流困难、设计交付困难，因为不可能存在一个标准化的原理图编辑器 面向FPGA的开发流程 让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计排除错误。分为功能仿真和时序仿真两种不同级别的仿真测试。 2. 仿真 功能仿真：是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能能否满足原设计要求的过程。不涉及任何具体器件的硬件特性。 时序仿真：接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，为高精度仿真。由针对具体器件的适配器产生的仿真文件，包含了精确的硬件延迟信息。 （前仿真） （后仿真） 面向FPGA的开发流程（Synthesis）:把抽象的实体结合成单一或统一的实体，把设计抽象层次中的一种表示转化成另一种表示过程。 定义：将电路的高级语言（如行为描述）转换成低级的，可与FPGA\