ISE时序约束笔记.docVIP

题记：achieving timing closure即达到时序收敛，这是一个很具有挑战性的任务。因为实际的工程项目往往不会像我们用一个资源超大（相对于你的设计来说）的FPGA来做几个数码管串口实验那么简单。设计者往往需要达到成本、速度、资源等各个方面的平衡，即使是一个小设计，有时候也是很费神的。特权同学前几周在饱经ISE4里才有的老器件的折磨后，感慨良多。 关于时序报告 ISE中的时序报告分为两种： – Post-Map Static Timing Report – Post-Place Route Static Timing Report 所谓Post-Map是布局后（没有布线）的静态时序报告，主要用于估计设计的性能，然后提前对设计做一些必要的修改。因为设计的实现（布局布线）是很消耗时间的。Post-Place Route就是布局布线后的一个比较接近实际板级的一个静态时序报告了，这算是设计者进行时序分析的最终依据。 关于性能估计 综合报告 1.?????? 准确的逻辑延时； 2.?????? 基于扇出的布线延时估计 3.?????? 报告的性能是实际的20%误差内 Post-Map静态时序报告 1.?????? 准确的逻辑延时 2.?????? 基于最快的可能的布线资源的布线延时估计 3.?????? 使用了60/40规则来计算更趋近于实际的性能估计 60/