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MOS C-V 技 术 引言 在集成电路特别是MOS电路的生产和开发研制中，MOS电容的C-V测试是极为重要的工艺过程监控测试手段，也是器件，电路参数分析和可靠性研究的有效工具。MOS C-V技术包括：（1）MOS 电容的高频电容-电压测试（即CH-V）,用以测量氧化物中的有效电荷Qox和可动电荷Qm（与温偏试验配合）；（2）准静态甚低频CL-V测试,以测定Si/SiO2界面陷阱密度Dit 。在高温下可以测量Qm；（3）瞬态CH-t 测试。以测量半导体表面空间电荷区中的少子产生寿命τg和表面复合速度S；（4）脉冲高频CH-V测试。可测定半导体表面附近的掺杂剖面N-W；（5）热电子发射技术。通过TDDB（与时间相关的介电质击穿）试验，可以分析氧化物中的陷阱行为：陷阱密度Not、陷阱的充放电和陷阱的产生。陷阱特性直接影响超大规模集成电路的可靠性和稳定性。 一 理想MOS c-v特性我们要了解为何通过测量MOS电容的C-V曲线，能确定MOS结构参数和电学性质，得首先了解理想的MOS电容的C-V特性。理想的MOS结构（见图1b），即氧化物电荷Qox = 0，金属功函数差Фms = 0。MOS结构的电容C是氧化层电容Cox和半导体空间电荷电容Csc的串联，见图1b的等效电路。图1 （a）MOS结构,（b）MOS电容的等效电路 于是有：(1) 或C = Cox / [1+（Cox / Csc）]（1ˊ） 其中氧化层电容Cox由氧化层厚度tox确定，即Cox = ε0·εox / tox（2） ε0为真空电容率，εox为氧化物介电常数，Cox与偏压V 无关。而半导体空间电荷电容Csc为：Csc = dQsc / dΨs Ψs是Si表面势，设SiO2上的电压为Vox，则有：V = Vox + Ψs（3）Qsc是半导体中的空间电荷密度，对于非简并情况，由平衡理论求得P0·（1－e-us）＋n0·（eus－1） Csc=[q2·ε0·εs /（2·K·T）]1/2 —————————————————（4）[P0·（e-us＋us－1）＋n0·（e us － us－1）]1/2式中Us= q·Ψs/(K·T)，q是电子电荷，T是绝对温度，K是波尔兹曼常数，εs是硅的介电常数。对于 n-Si，n0 = N = ni·eUF，p0=ni·e-UF。UF= q·φF / (K·T)，φF 是费米势，ni是本征载流子密度。可见Csc是掺杂密度N的函数，并随表面势Ψs变化。因此，MOS电容C随栅压V变化。下面以n-Si为例，介绍MOS电容如何随偏压变化。 （一）理想高频C-V特性 1、当V = 0时，Ψs = 0，（能带平出，见下图），Qsc = 0EcMEFVEiM SiO2n-SiEvMOS结构示意图V=0时，n MOS结构能带示意图 但Csc = Cs0 = dQsc / dΨs≠ 0由（4）式可导出Cs0 = [q2·ε0·εs·N /( K·T)]1/2（6） 从而得MOS电容的平带电容CFB（N，tox）= Cs0·Cox /（Cs0+Cox ）（6＇） 即CFB只是氧化层厚度tox和硅掺杂密度N的函数。见图2。图2、理论的C-V特性 V ＞0 时 V↑，Ψs↑,硅表面能带下弯，见下图。 半导体表面电子电荷随表面势Ψs指数增加。 从（4）式得空间电荷电容为 Csc = [q2·ε0·εs·N / （2·K·T）]1/2·eq·Ψs/(2·K·T)（7） 可见，Csc也随表面势Ψs指数增加。当V足够大时，Si表面强积累，Csc》Cox，于是 C = Cmax = Cox /（1+Cox / Csc）=Cox（7ˊ） 强积累的电容不随偏压变化，等于氧化层电容。见图2，V＞0时的C-V曲线。EcEFEiEvΨs＞0时的能带示意图3 3 当V ＜ 0 时 Ψs＜0，硅表面能带上弯，见下图。半导体表面电子耗尽，半导体空间电荷电容即为耗尽层电容Csc =ε0·εs / W（8） 耗尽层厚度W =[2·ε0·εs·∣Ψs∣/(q2·N)]1/2（8ˊ） 随着∣Ψs∣增加 ，W增加，Csc下降，总的MOS电容C下降（见图2）。EcEFEiEvΨs＜0时的能带示意图 当∣Ψs∣≥|φF|时 半导体表面开始反型，出现少子空穴电荷Qp。这时的空间电荷为：Qsc = Qp + q·N·W 因为少子不能响应高频信号，Qp对Csc无贡献。但它部分屏避外电场，使W随V的变化速度减慢，C-V曲线斜率变小，见图2，|φF|＜∣Ψs∣＜2|φF|之间的C-V变化。 5 当∣Ψs∣≥2|φF|时（见下图） Si表面强反型，Qp完全屏避外电场。耗尽区宽度不再随偏压变化，而达到最大值。将∣Ψs∣=2|φF|代入（8）式得 W= Wmax