《基于FPGA数字式频率计设计》.docVIP

电 子 科 技 大 学 实 验 报 告实验科目： XX电子技术综合实验 指导教师： XXXX 实验地点： XXXX 学生姓名： XXXX 学 号： XXXX 基于FPGA数字式频率计设计 摘 要 本文介绍了频率计的基本原理和相应的测量方案，数字频率计由放大整形电路、闸门选择电路、分频器电路、门控电路、十进制计数器电路、锁存器电路和扫描显示控制译码系统组成。通过放大整形电路被测信号变成脉冲信号，而闸门选择电路产生不同开通时间T,由分频器电路提供时基信号，作为时间基准。门控电路产生闸门开通、计数器清零和锁存器的锁存信号，计数器将被测信号的频率以十进制的形式记下来，锁存器将十进制计数器所计得的数形式记下来，扫描显示控制译码系统实现消隐无意义零输出结果的数字显示。 最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在10Hz到1MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。 关键词：FPGA，VHDL，ISE，自顶向下。 目录 摘 要……………………………………………………………………………………………1