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常用组合电路设计 实例1 3线-8线译码器 一、设计任务：描述一个3线-8线译码器，使能端为g1、g2a、g2b，地址选择端为a、b、c，输出端为总线y。 二、算法设计：用case语句描述电路，利用真值表辅助，很容易编写出程序。 三、端口图： 四、实验原程序：decoder3_8.vhd library ieee; use ieee.std_logic_1164.all;--库函数声名 entity decoder3_8 is port(a,b,c,g1,g2a,g2b:in std_logic; y:out std_logic_vector(7 downto 0)); end ; --实体即输入输出端口定义 architecture rtl of decoder3_8 is --结构体描述 signal dz:std_logic_vector(2 downto 0); begin dz=cba; process(dz,g1,g2a,g2b ) begin if (g1=1 and g2a=0 and g2b=0) then case dz is when 000=y when 001=y when 010=y when 011=y when 100=y when 101=y when 110=y when 111=y when others=y=XXXXXXXX; end case; else y end if; end process; end; 五、时序仿真结果图： --程序描述的3-8线译码器与中小规模集成电路74LS138功能相同。 实例2 优先编码器 一、设计任务：描述一个优先编码器。该电路有8个输入端d(8位)，3个输出端y(3位)。 二、算法设计：用if语句描述电路，利用真值表辅助，编写出程序。 三、端口图： 四、真值表 真值表 d7 d6 d5 d4 d3 d2 d1 d0 y2 y1 y0 0 x x x x x x x 0 0 0 1 0 x x x x x x 0 0 1 1 1 0 x x x x x 0 1 0 1 1 1 0 x x x x 0 1 1 1 1 1 1 0 x x 1 0 0 1 1 1 1 1 0 x x 1 0 1 1 1 1 1 1 1 0 x 1 1 0 1 1 1 1 1 1 1 0 1 1 1 五、实验源程序encoder.vhd library ieee; use ieee.std_logic_1164.all; entity encoder is port(d:in std_logic_vector(0 to 7); y:out std_logic_vector(0 to 2)); end ; architecture a of encoder is begin process begin if d(7)=0 then y=000; elsif d(6)=0 then y=001; elsif d(5)=0 then y=010; elsif d(4)=0 then y=011; elsif d(3)=0 then y=100; elsif d(2)=0 then y=101; elsif d(1)=0 then y=110; elsif d(0)=0 then y=111; end if; end process; end; --由优先编码器的真值表可知，输入信号d7的优先权最高，只要d7=0，无论其他为何值，输出都由d7决定。 --vhdl语言可用if语句描述优先权特性，在if语句中最先描述d7这个优先编码条件。优先级别越低，在语句中描述的顺序越靠后。 实例3 二-十进制BCD译码器 一、设计任务：设计一个二-十进制(BCD)译码器。译码器输入din为4位二进制数，输出为以4位二进制数表示的两个十进制数a、b。 二、算法设计：用行为描述模式描述译码器。 三、源程序v2_10bcdymq.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_signed.all; entity v2_10bcdymq is port(din:in integer range 15 downto 0;