第3章 组合电路的Verilog设计.pptxVIP

E D A技术与应用第3章 组合电路的Verilog设计§3.1 半加器电路的Verilog描述 E D A技术与应用半加器的仿真功能波形图半加器的电路结构半加器的真值表ABSOCO0000011010101101半加器逻辑表达式：和：SO=A0⊕A1进位：CO=A0A1例3-1：半加器 module h_adder (A, B, SO, CO); input A, B; output SO, CO; assign SO=A^B; //将变量A和B执行异或逻辑后 将结果赋值给输出信号SO assign CO=AB; //将变量A和B执行与逻辑后将 结果赋值给输出信号COendmodule E D A技术与应用三个组成部分：以关键词module_endmodule引导的完整的电路模块或称“模块”描述。模块对应着硬件电路上的逻辑实体（也称实例Instance）以关键词input和output引导的对模块的外部端口描述语句。描述电路器件的端口状况及信号性质，如信号流动方向和信号的数据类型等。以关键词assign引导的赋值语句，用于描述模块的逻辑功能和电路结构。1、模块语句及其表达方式 E D A技术与应用module模块名 （模块端口名表）； 模块端口和模块功能描述endmodule任何一可综合的最基本模块都必须以关键词module开头。module右侧（空一格或多格）是模块名，模块名属于标示符，由设计者自定。（不应用数字或中文定义，也不应用与EDA工具库中已定义好的关键词或元件名作为模块名，且不能用数字起头）模块名右侧的括号称为模块端口列表，列出此模块所有输入、输出或双向端口名，端口名间用逗号分开，右侧括号外加分号。endmodule是模块结束语句，不加任何标点符号。对模块端口和功能的描述语句必须放在module_endmodule之间。2、端口语句、端口信号名和端口模式input 端口名1，端口名2，…； //输入端口output 端口名1，端口名2，…； //输出端口inout 端口名1，端口名2，…； //双向端口input [msb : lsb] 端口名1，端口名2，…； //多信号端口 或总线端口 ---逻辑矢量位 E D A技术与应用最高位数最低位数对端口名表中的端口进行定义。端口关键词：input，output，inout端口关键词旁的端口名可以有多个，逗号分开，最后加分号。前三种描述了标量位，最后一种描述了逻辑矢量位。例:output [3:0] C, D; //定义两个4位位宽的总线端口输出信号 C[3:0]（等同于定义了四个单个位信号 C[3]、C[2]、C[1]、C[0]）和D[3:0]2、端口语句、端口信号名和端口模式 E D A技术与应用input 端口名1，端口名2，…； //输入端口output 端口名1，端口名2，…； //输出端口inout 端口名1，端口名2，…； //双向端口input [msb : lsb] 端口名1，端口名2，…； //多信号端口 或总线端口 ---逻辑矢量位最高位数最低位数input：输入端口。单向只读模式，数据只能由此端口被读入模块实体中。output：输出端口。单向输出模式，数据只能通过此端口从模块实体向外流出，即将此模块中数据向此端口赋值。inout：双向端口。输入输出双向端口，从端口内部看，可对此端口进行赋值，或通过此端口读入外部的数据信息；从端口外部看，信号既可由此端口流出，又可向此端口输入信号。3、逻辑操作符 E D A技术与应用 A^B //A、B异或 AB //A、B相与^：逻辑异或。：逻辑与。4、连续赋值语句 E D A技术与应用assign 目标变量名= 驱动表达式；assign是连续赋值命名的关键词。等号右侧的驱动表达式中的任一信号变量发生变化时，此表达式被计算一遍，并将获得的数据立即赋给等号左侧的变量名所标示的目标变量。驱动的含义是强调表达式的本质是对于目标变量的激励源或赋值源。assign引导的赋值语句是并行赋值语句。并行执行：语句是同时执行的，与先后次序无关。顺序执行：按照语句的前后排列方式逐条顺序执行的。4、连续赋值语句 E D A技术与应用assign [延时]目标变量名= 驱动表达式；方括号表示，括号中的内容是可以选择使用的。任何时刻，等式右侧的“驱动表达式”中任一变量发生变化时立即计算出此表达式的值，经过指定的延时时间后再赋值给左侧的目标变量。延时值用于Verilog Test Bench程序中进行仿真，在综合器中延时值被忽略，不参与综合。例: timescale 10ns/100ps;//设置仿真的基本时间单元是10ns， 仿真时间精度100ps assign #6 R1=AB;/