华科计算机字逻辑实验报告 D触发器设计.doc

实验名称： D触发器设计 专业班级： 学 号： 姓 名： 同组成员： 指导教师： 报告日期： 2013.6.11 1、系统需求 PC 个人计算机 ISE14.2 软件 D.V 文件 D.UCF 文件 USB下载线 Adept软件 开发板Basys2 2、实验内容： 用电平异步时序逻辑电路，实现上升沿触发的D触发器(无空翻).需要一个复位信号RESET,和一个置位信号RET,均为低电平有效. 接线： 输入信号： D-------- 接板子上SW0（FPGA内部“p11”）；; CP-------接FPGA内部“B8”(50MHz); RESET-----L3； SET----- K3； 输出信号： Q---------接板子上灯ld0（FPGA内部“m5”）； Q（非）----M11； 3、实验目的 : 当你完成整个项目之后,你将学会以下的功能. （1）利用ISE14.2 的软件开启一个 Spartan3E的项目. （2）撰写一个简单的Schematic原理图,利用语法检查器(Syntax Check)来修 正语法的错误 （3）产生测试模板(Test Bench) 来辅助你的设计. （4）加入系统所需的Constraints 文件.(UCF file) （5）完成整个设计流程.并产生D.bit文件。 （6）利用Adept软件来烧录D.bit 文件到FPGA. 4、实验过程 4.1 verilog代码 `timescale 1ns / 1ps module D3( input d, input clk, input set, input reset, output q, output qn ); reg qt,qnt; always @(posedge clk or negedge set or negedge reset) begin if (!reset) begin qt = 0; //异步清0，低电平有效 qnt = 1; end else if (!set) begin qt = 1; //异步置1，低电平有效 qnt = 0; end else begin qt = d; qnt = ~d; end end assign q = qt; assign qn = qnt; endmodule 4.2 设计仿真 4.2.1编辑激励： `timescale 1ns / 1ps `module test; // Inputs reg d; reg clk; reg set; reg reset; // Outputs wire q; wire qn; // Instantiate the Unit Under Test (UUT) D3 uut ( .d(d), .clk(clk), .set(set), .reset(reset), .q(q), .qn(qn) ); always #20 clk = ~clk; always #10 d = {$random}%2; always begin #100 set = 1b0; #10 set = 1b1; end always begin #200 reset = 1b0; #10 reset = 1b1; end initial begin // Initialize Inputs d = 0; clk = 0; set = 1; reset = 1; // Wait 800 ns for global reset to finish #800; // Add stimulus here End Endmodule 4.2．2 仿真模拟图 图 1：仿真结果 4.3 创建约束 Ucf文件内容： #Created by Constraints Editor (xc3s100e-cp132-4) - 2013/06/01 NET clk TNM_NET = clk; TIMESPEC TS_clk = PERIOD clk 20 ns HIGH 50 %; # PlanAhead Generated phy