《毕业论文：基于CPLD的高速时钟电路论文》.doc

第1章 绪论 3 1.1 研究背景及意义 3 1.2　频率合成技术的研究现状 3 1.3　研究内容及章节安排 6 第2章　锁相式频率合成技术及ADF4360-7 8 2.1　锁相式频率合成技术 8 2.2　PLL芯片ADF4360-7 10 2.3　本章小结 13 第3章　基于CPLD的高速时钟电路硬件电路设计 14 3.1　设计方案设想及技术指标 14 3.1.1 整体设计方案设想 14 3.1.2 系统设计指标 14 3.2　频率合成部分的实现 15 3.3　主控芯片的选取 15 3.3.1 使用单片机作为主控芯片 15 3.3.2 使用DSP作为主控芯片 16 3.3.3 使用CPLD/FPGA作为主控芯片 16 3.4　电源模块 17 3.5　本章小结 17 第4章　基于CPLD的高速时钟电路软件设计 18 4.1　硬件描述语言HDL 18 4.1.1 硬件描述语言简介 18 4.1.2 Verilog HDL与VHDL 19 4.2　软件设计 25 4.2.1 ADF4360-7配置 26 4.2.2 软件设计流程 27 4.3　本章小结 30 第5章　系统调试及性能分析 31 5.1　硬件调试 31 5.2　软件调试 31 5.3　软硬件联合调试 32 5.3.1 输出频率测试 33 5.3.2 相位噪声测试 35 5.4　本章小结 36 结 论 37 第1章 绪论 本章介绍了论文的研究背景、目的和意义，并对国内外频率合成技术的发展和动向做了简要综述，最后介绍了本论文的研究内容安排。 1.1 研究背景及意义 随着信号处理技术的飞速发展，高速信号处理已逐渐成为了信号处理领域的研究热点。而作为高速信号处理系统中的一个重要组成部分，时钟源(频率源)已成为雷达、通信、测试仪器等电子系统实现高性能指标的关键。因此，如何设计出一个高效、高稳定性的时钟子系统成为一个头等重要的问题[1]。 该课题主要针对高速信号处理领域中，系统所需的高性能稳定的高速时钟电路的设计进行研究。在不同的系统中，根据系统设计指标的要求不同，时钟电路所提供的时钟频率也不同。 对现代无线通信来说，将晶体振荡器的高频率稳定性与LC振荡器的宽可调性结合起来的方法是必要的。在频率合成中我们找到了这两种性能。频率合成是从一个单一频率的低频晶体振荡器中产生多种特别精确频率的一种方法。在大多数接收机、发射机、收发报机和测试设备中，频率合成是产生各种频率的主要技术。到目前为止，最普遍的频率合成方法是利用锁相环技术（PLL）[2]。ADF4360-7是ADI公司2004年推出的一款低功耗的PLL芯片，具有很宽的工作频带，输出频率范围为350~1800MHz，且其内部集成了VCO，由外部电感值设定不同的工作频段，方便了锁相环路的设计。 本项目利用CPLD为高速时钟电路提供可编程配置，控制PLL芯片ADF4360-7，使高速时钟电路具有较宽的时钟输出频率范围。 1.2　频率合成技术的研究现状 频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。频率合成理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了目前的4种技术：直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。 直接式频率合成器是最先出现的一种合成器类型的频率信号源。这种频率合成器原理简单，易于实现。直接模拟式频率合成器是由一个高稳定、高纯度的晶体参考频率源，通过倍频器、分频器、混频器，对频率进行加、减、乘、除运算，得到各种所需频率。直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。但用这种方法合成的频率范围将受到限制。更重要的是，直接模拟式频率合成器不能实现单片集成，而且输出端的谐波、噪声及寄生频率难以抑制。因此，直接模拟式频率合成器已逐渐被锁相式频率合成器、直接数字式频率合成器取代。 锁相式频率合成器是采用锁相环（PLL）进行频率合成的一种频率合成器。它是目前频率合成器的主流，可分为整数频率合成器和分数频率合成器。在压控振荡器与鉴相器之间的锁相环反馈回路上增加整数分频器，就形成了一个整数频率合成器。通过改变分频系数，压控振荡器就可以产生不同频率的输出信号，其频率是参考信号频率的整数倍，因此称为整数频率合成器。输出信号之间的最小频率间隔等于参考信号的频率，而这一点也正是整数频率合成器的局限所在。由于单环PLL频率合成器难于同时满足合成器在频带宽度、频率分辨率和频率转换时间等多方面的性能要求，因此，现代通信与电子设备中采用