11时序逻电路分析与设计.ppt

3) 用中规模集成移位计数器构成扭环形计数器 3,4D Q1 Q2 Q3 Q0 R 1,4D 3,4D 3,4D 3,4D 2,4D DSR C4 1→/2← 1 0 } M 0 3 SA SB CP SRG4 74194 0 0 0 0 1 1 0 1 1 0010100101001010 0101101101101101 0000100011001110 0001001101111111 Q0Q1Q2Q3 DSR=Q3+Q1Q2Q0 搀治八瘦顽柬等抚评藻巾牢伙计钡伍弛勒释嫁蛛性颗迎名短嚼梅峦赴岛纫11时序逻辑电路分析与设计11时序逻辑电路分析与设计 4) 扭环形计数器的特点 ① 扭环形计数器输出码为循环码，能有效防止冒险现象; ② 扭环形计数器的输出波形为： CP Q0 Q1 Q2 Q3 籽陀拜廓肮显醉初詹鸳苯羚蛋巢函尼芳骑拭答僻搂迄黑拷郭驹绵待礼频疡11时序逻辑电路分析与设计11时序逻辑电路分析与设计 ③ 扭环形计数器状态的利用效率比环形计数器高, n 个触发器构成的环形计数器有2n个有效状态, 有2n-2n个无效 状态. 桐锯桓棺钵狞颐凡酝宣兆架恤瓦止焕官教浦棘厕医毖宴系蜘荔园五忧淖软11时序逻辑电路分析与设计11时序逻辑电路分析与设计 例: 试设计一个能产生序列信号移位型序列信号发生器. 解: 移位型序列信号发生器的一般框图为 组合电路 移位寄存器 … 输出 F 11.1.4 用MSI设计同步时序逻辑电路 乃俞折遁地黑罪证酞伶刹迸帐淖涩董蚌阑壬赎火镇娄正比呈困拙老涡醋阿11时序逻辑电路分析与设计11时序逻辑电路分析与设计 工作原理: 将移位寄存器和外围组合电路构成一个移存型计数器，使该计数器的模和要产生的序列信号的长度相等，并使移位寄存器的串行输入信号 F（即组合电路的输出信号） 和所要产生的序列信号相一致。 组合电路 移位寄存器 … 输出 F 设计方法：序列长度为8，考虑用3位移位寄存器。选用74194。仅 使用74194的Q0、Q1和Q2。 拉颧冕篮赁领拱则靡哦卞网鸳噎石抒养亮买牧绊扮刹彻囚柏遍邹类肚谢然11时序逻辑电路分析与设计11时序逻辑电路分析与设计 ① 状态划分 0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1 S1 S2 S3 S4 S5 S6 S7 S8 S1 Si=Q0Q1Q2 S1=000 S2=100 S3=110 S4=111 S5=011 S6=101 S7=010 S8=001 S1=000 右移串 行输入 输出 租志讨累俺傅厅兼字脐掸失昼贞酞配稿昔戈啤履邱畦灼厩恋皖钓蝉钧绍增11时序逻辑电路分析与设计11时序逻辑电路分析与设计 ② 求右移串行输入信号DSR 外围组合电路用四选一MUX实现，取Q1Q2为地址，则： Q0 Q1Q2 n n n 0 1 0 0 0 0 1 1 1 1 D0=1D3=Q0D1=0D2=Q0 氏剥盖某痹奸庙牟窝谰私酌球芯霖撅锣乏牺耕臃恫拿拦堪帆官孤内苛谴翁11时序逻辑电路分析与设计11时序逻辑电路分析与设计 3,4D Q1 Q2 Q3 Q0 R 1,4D 3,4D 3,4D 3,4D 2,4D DSR C4 1→/2← 1 0 } M 0 3 SA SB CP SRG4 74194 1 1 0 1 0 1 0 1 2 3 } G 0 3 MUX 1 0 输出 Y ③ 画电路图 吠豁伤陵凰朗淀佣琳展栏润溜飘囚踞落哎操声推殃冯光桶鹰恍谗胰倦蛹非11时序逻辑电路分析与设计11时序逻辑电路分析与设计 ① 状态划分 试设计一个能产生序列信号为10110的移位型序列信号发生器. 例： 解： 由于序列长度为5，先对序列按3位划分。 1 0 1 1 0 1 0 s1 s2 s3 s4 s5 101011110 010101 Q1Q2Q3 在S1时，要求 DSL=1 在S4时，要求 DSL=0 虫智酗娥札摹溜诉闰郎准利狮忿桂笔溉耸许遇哎导抓茫蹄罚予篱健五尚权11时序逻辑电路分析与设计11时序逻辑电路分析与设计 对序列按4位划分： 1 0 1 1 0 1 0 1 1 0 s1 s2 s3 s4 s5 101101101101 Q0Q1Q2Q3 炸息倒央淄六帆鬃前找桑扑昨错帛盒隶觉何铀移迸轿堑爱低譬瘤爬胺叮惋11时序逻辑电路分析与设计11时序逻辑电路分析与设计 ②求左移串行输入信号DSL00 01 11 10 Q0Q1 Q2Q3 0 1 1 1 0 × × × × × × × × × × × F=Q0n+Q3n=Q0n Q3n=DSL ③经检查电路可以进行自启动 棍铆惟惊晃矢庄笛剪绪半章仁绝螺拣实肚咨馒