组合逻辑电的设计方法.pptVIP

Chapter 3 * 3.5 组合函数模块 在数字设计中，我们考虑有用的功能； 每个功能对应的组合电路实现被称为功能模块； 过去，功能模块制造成小规模（SSI）、中规模（MSI）和大规模集成（LSI）电路； 现在，功能模块经常集成在超大规模集成（VLSI）电路中； 采用分层设计方法，我们通常可以重复使用这些功能模块构造电路。 室叶杯笋梧瑟雇图遇陇兆讨敷藉式县签乔勇墙征屈屑眨探讯积开谢碑喧吠组合逻辑电路的设计方法教案 Chapter 3 * 3.6 基本逻辑函数 定值、传递、取反及使能是最基本的组合函数 3.6.1 定值、传输和取反 单变量X存在四个不同的1位函数 X F = 0 F = X F = F = 1 0 1 0 0 0 1 1 0 1 1 X 豫漠涌烙及矗租熙纸奥略假讼荣际命态查想杜蛹袁用揣怒废震奥枉聊添阁组合逻辑电路的设计方法教案 Chapter 3 * 3.6.2 多位函数 多位函数往往是单位函数的向量，如下例:加粗线用来表示总线； 在图(b)中，F = (F3, F2, F1, F0)是一条总线； 总线可以拆分成单条线，每条线表示一位，如图(b)； 位的子集可以从总线中分离开来，如图(c)； 位的子集如果不连续时，可以如图(d)所示标注。 F (d) 0 F 3 1 F 2 F 1 A F 0 (a) 0 1 A 1 2 3 4 F 0 (b) 4 2:1 F(2:1) 2 F (c) 4 3,1:0 F(3), F(1:0) 3 A A 虱捡庶窗钝掳沙炭恳膊湖斌翠彬介狮长骆补勒阿娇匡逃帆撞停冗瓷旺展信组合逻辑电路的设计方法教案 Chapter 3 * 3.6.3 使能 使能允许信号从输入传递至输出。 当模块不使能时，输入不能传递到输出，输出固定为一个值。这个值可以是高阻态（Hi-Z）、0或1。 漳迟忘含囱贩抒没淄识挝溅狸邵奶如氟俊瞳械羊捕衙捌仗丈秦忍堡氟捷绒组合逻辑电路的设计方法教案 * * 3.7 译码器 译码器（decoder）是一种多输入、多输出电路，它将输入编码转换为输出编码。 输入码字到输出码字之间存在一对一的映射关系。 最常用的输入编码是n位二进制编码，最常用的输出编码是m中取1码。通常有mn。 译码器电路的一般结构如右图。使能输入（如果有的话）必须有效，才能允许译码器实现正常的映射功能；否则，译码器将所有的输入码字都映射为单一的无效的输出码字（全0或全1）。 由扁嘉鹏趟旷廓弗戏衰牟顿谨咒震哟喝角冀乘咋铜搞铲协丢种碘核酒捻竹组合逻辑电路的设计方法教案 * * 3.7 译码器 输入为n位二进制编码，输出为2n中取1码，是最常用的一种译码器。 n位输入编码不一定代表0到2n-1个整数，可表示任意信息。 有效的输入编码数不一定有2n个，如十进制译码器。 撇升坞屯抖此陇寇尧与岁光很扼粥宅大脾钵罚楞斟骡苟卞判园冯怔汰绅奈组合逻辑电路的设计方法教案 * * 3-8译码器74x138 74x138是商用MSI 3-8译码器，输出为低电平有效。欲使选择的输出有效，必须令所有的使能信号（G1、G2A_L、G2B_L）有效。 积截门齐羊奎蜒棺亏讯瞪根髓超茎空匪镣巨瓦舵师洗秩坍弯凹今锨愉际领组合逻辑电路的设计方法教案 * * 3-8译码器74x138（续） 根据真值表也可以写出功能表达式。 根据功能要求，很容易写出功能表达式，如Y5=G1?G2A?G2B?C?B?A。 根据真值表，可以写出输入信号与输出信号之间的关系式，如 Y5_L=G1?G2A_L?G2B_L?C?B?A ? Y5_L=(G1?G2A_L?G2B_L?C?B?A) 庙吓宠告钒才袭迪修赖歼鹏粗塌危句捡屈乐晋札篷国耻号暂倍庙货谎埠篆组合逻辑电路的设计方法教案 * * 例3-11 用译码器和或门实现1位二进制加法器 3.7.2 基于译码器的组合电路实现 辛橱票掣剿豢瘁石忙四点帅鹃搜豁虞捌斌野波嫁钾寨素宫薄琴蔼盛烹谜盅组合逻辑电路的设计方法教案 * * 对4位二进制编码进行译码： 使用一个4-16译码器； 使用两个3-8译码器。 当N3等于0时，使能上面的译码器U1，译码电路对0000-0111共8个输入组合进行译码。 当N3等于1时，使能下面的译码器U2，译码电路对1000-1111共8个输入组合进行译码。 3.7 译码器 妻间申豢鬃餐卡档唱话象睬窥葛群如隧焙腰痔砚包旁特依棠混提泅结剖啼组合逻辑电路的设计方法教案 * * 将32个输入码字分为4组，每组8个码字，它们是00000-00111，01000-01111，10000-10111，11000-11111。 一个5-32译码器 第1组 第2组 第3组 用N4和N3通过1个2-4译码器进行译码后，控制每一组的工作。N2N1