第八讲_verilog的可综合性.pptVIP

第八讲　verilog的可综合性 逻辑综合 Verilog的逻辑综合 Verilog的可综合风格 8.1　逻辑综合 8.2　Verilog HDL综合 ⑥阻塞或非阻塞 阻塞、非阻塞对比 ⑦函数和任务 任务 ⑧复位 8.3 verilog可综合设计 一、 verilog编码风格 二、设计划分 8.4 FSM设计 8.5 设计实例 4位数值比较器 自动报纸销售机 1. 4位数值比较器 2.自动报纸销售机 电路要求: 状态机设计 - 有限状态机是由寄存器组和组合逻辑构成的时序逻辑电路； 状态机可用于产生在时钟跳变沿时刻开关的复杂的控制逻辑，是数字逻辑的控制核心。通常用case语句设计实现，注意以下三点： 状态翻转时刻。 前状态下次态 当前状态下输出 module fsm (Clock, Reset, A, F, G); input Clock, Reset, A; output F,G; reg F,G; reg [1:0] state ; parameter Idle = 2’b00, Start = 2’b01, Stop = 2’b10, Clear = 2’b11; always @(posedge Clock) if (!Reset) begin state = Idle; F=0; G