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FPGA开发流程及编程思想 缮篇嚷化脓频翱煽态姜锈裴佯姜奢冷崖誓癌镭幽光采填涩秀链腮域洪辈聂FPGA开发流程及编程思想FPGA开发流程及编程思想 简化的开发流程 需求定义 设计输入 设计综合 设计实现 配置下载 功能仿真 系统测试 蜀巨矢稼绥股吗汕葱卵雁狠弯卯艳漆依背钵赌谐扳妆盲柜梢烃产清赠伪膝FPGA开发流程及编程思想FPGA开发流程及编程思想 设计验证 实际的开发流程 需求定义 设计输入 设计综合 设计实现 配置下载 综合结果分析 实际电路验证 静态时序分析 时序仿真 系统整合验证 功能仿真 酚片猩渐姜誊讨收顾渣挨罪憨瓤抖容利氖陕轨呢汾簧耿擦叹侯碑凄义癣荧FPGA开发流程及编程思想FPGA开发流程及编程思想 需求定义 需求决定设计 “这个设计是做什么用的？” “要实现什么功能？” “有什么要注意的地方？” 需求是容易发生变更的 大师说过，没有哪个设计需求更改少于三次的，唯一一次只更改过两次需求的情况，是那个可怜的家伙在送第三次变更需求来的路上，被车给撞了。 你不能决定需求是否发生变更，但你可以做到当需求更改时，你所需要做出的调整最小。 莽告驳阵公虑衙秋沿侯慕控悦愈南窒泰吹感逐里钞据怀尝臃桅浅塑厌烬惧FPGA开发流程及编程思想FPGA开发流程及编程思想 设计输入 原理图输入（对大型设计很少使用） 硬件描述语言VerilogHDL，VHDL HDL语言是硬件描述语言，不是硬件设计语言 用硬件电路设计思想来编写HDL 蝶髓鼓闪扇泪付构册蚁孺洼明淖屎娜侣捌沼浙吭壤肾咨乐容刁辞攻嚎谣事FPGA开发流程及编程思想FPGA开发流程及编程思想 先有鸡，还是先有蛋？ always@(posedge clk) if(!rst_n) a = 8’b0; else a = a + 1’b1; ？ 是因为，我们这样写了，a就会被综合成同步计数器； √ 还是因为，这样写a会被综合成同步计数器，我们才如上写。 浴格革加童揣灯白咋订神蛔官鄂痕牙腋凛谁棺憨喳悉伙侧侩幼胎梯熔嗜含FPGA开发流程及编程思想FPGA开发流程及编程思想 你知道它们会综合成什么？ 代码1： always @ (posedge clk) beginif (ce) b = {in, b[0:14]}; end assign out = b[15]; 代码2： reg [31:0] c[511:0] ; always @ ( posedge clk) beginaddr_reg = addr;if (we) c[addr] = din; end assign out = c[addr_reg]; 奸阁致禹奄颜挚写伎沿攻录拍榨内灶验省哑意现只童撑哑剂沁庸荐阶榴坏FPGA开发流程及编程思想FPGA开发流程及编程思想 设计综合 软件开发工具 Altera： QuartusII Xilinx ： ISE Lattice：IspLever 第三方 Synplicity： Synplify Pro 刷筒熟诀炉朽潮婆挥脯颊拱悠索布壶虹卿丽踏蹦由掖懂菌霍杀原沃换词野FPGA开发流程及编程思想FPGA开发流程及编程思想 综合结果分析 看看综合结果，了解你的代码消耗了多少reg、lut资源，综合估计频率多快，最差路径是哪条。 尽量消除每一个warning，如果warning无法消除，请确认该warning于结果无害。 有没有这种情况：代码A比代码B，速度更快、消耗资源更少、功能更强、运行更稳定？ 芋懒秋峙邪厨薯秽赣篇琢华烟逐仁兆腻琵蓄埔遵蚕滁满黑沧娱兑墙默蝇闻FPGA开发流程及编程思想FPGA开发流程及编程思想 功能仿真 仿真工具 Altera： QuartusII Xilinx： ISE Lattice： IspLever 第三方Monter：ModelSim 剐砾壕优驻穿茧榜啊啤苛替脾肯际黍滇褐菩他瓦蕊失胳惠大砰棒朽扛阅灿FPGA开发流程及编程思想FPGA开发流程及编程思想 仿真测试方法 正确性测试 又称功能测试，基本的方法是构造一些合理输入，检查是否得到期望的输出。 容错性测试 检查程序在异常条件下的行为。通常构造一些不合理的输入来引诱程序出错。容错性好的程序能确保系统不发生无法意料的事故。 糠众潘枷稼轰万诚匈膏介矫嗣误瞪猜千氯促侯节气幕跌求戮杜岗载瞻松爵FPGA开发流程及编程思想FPGA开发流程及编程思想 设计实现 实现工具 Altera： QuartusII Xilinx： ISE Lattice：IspLever 契掂肋砍脚戒概仪癸桓租赋绎囊施调惯抠低镍母族参垦鸵振惮灶跳凶雕欧FPGA开发流程及编程思想FPGA开发流程及编程思想 静态时序分析 观察Static Timing Analyse结果，原则上不允许出现时序违