第九章 硬件描述语言Verilog HDL.ppt

第7节 数据流模型化。 本节讲述Verilog HDL语言中连续赋值的特征。连续赋值用于数据流行为建模；相反，过程赋值用于(下节的主题)顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模。 联合MAXPLUS II例举讲解 7.1 连续赋值语句 连续赋值语句将值赋给线网(连续赋值不能为寄存器赋值)，它的格式如下(简单形式)： assign LHS_target = RHS_expression; 例如， wire [3:0] Z, Preset, Clear; //线网说明 assign Z = Preset Clear; //连续赋值语句 连续赋值的目标类型如下: 1) 标量线网 2) 向量线网 3) 向量的常数型位选择 4) 向量的常数型部分选择 5) 上述类型的任意的拼接运算结果 下面是连续赋值语句的另一些例子： assign BusErr = Parity | (One OP) ; assign Z = ~ (A | B) (C | D) (E | F) ; 例子中，目标是一个向量线网和一个标量线网的拼接结果。 wire Cout, Cin ; wire [3:0] Sum, A, B; . . . assign {Cout, Sum} = A + B + Cin; 因为A和B是4位宽，加操作的结果最大能够产生5位结果。左端表达式的长度指定为5位