译码器及数码显示电路课件.ppt

（1）二~十进制编码器 4.3 译码器及数码显示电路 将N个输入转换成对应的M个输出的过程。 M≤2N 类型：全部译码和部分译码； 二进制译码和代码译码器。 例3．1：用译码器实现电视频段的选择。电视信号通常分为三个频段：VL、VH和U。如选中一个频段，则由相应的输出端输出12V电压给后面的电路。 2、二~十进制译码器（又称BCD译码器） 3.唯一地址译码器的应用 （1）数码显示器件 想一想： (2)中断优先判断电路 2．多位加法器 （3）加法器的应用 (4)．集成加法器的应用。 2．想办法使两个显示器显示自己的学号。 (2)数据分配器的实现电路 有2n根输入线，n根选择控制线和一根输出线。根据n个选择变量的不同代码组合，在2n个不同输入中选一个送到输出。 2.数据选择器 (1)数据选择器的逻辑功能 (2)数据选择器的实现电路 数据选择器的主体电路一般是与或门阵列（也有用传输门开关和门电路混合组合而成的）。 可见，输出Y取决于选择变量S1S0的不同组合。当S1S0=00时，Y=D0；当S1S0=01时，Y=D1；当S1S0=10时，Y=D2；当S1S0=11时，Y=D3。 四路选择器 数据选择器在智能小区的应用 (3)．数据选择器和分配器的应用 由译码器连 成的数据 分配器 0 0 0 0 1 1 0 译码 禁止译码 0 1 传送端 接收端 设1位数值比较器输入1位二进制数为A、B。当A大于B时，对应输出YAB为高电平； 当AB时，对应输出YAB为高电平； 当A=B时，对应输出YA=B为高电平。由此可得其真值表如表4.9所示。 4．5 数据比较器 1、 1 位数值比较器 2．考虑低位比较结果的多位比较器 74LS85符号及其扩展接法 3．数据比较器的应用 （1）四舍五入电路 B3B2B1B0=[4]D，当A3A2A1A0B3B2B1B0时，输出F=1，否则F=0，若把F当作进位，则该电路可实现四舍五入。 中断优先判别电路 工作原理 优先权编码器首先将外部中断请求信号排队，需要紧急处理的请求一般级别最高，优先权编码器把对应的输入位编成三位二进制作为比较器的输入，比较器的另一端的数据输入连到现行状态寄存器的输出端，接受的数据是计算机正在处理的中断请求信号系统。 如果比较器AB=1表示，当前的中断请求对象级别比现行处理的事件级别高，计算机必须暂停当前的事件处理转而响应新的中断请求。 如果AB=0表示，则表示中断请求对象级别比现行处理的事件级别低，比较器不发出中断信号，直到计算机处理完当前的事件后再将现行状态寄存器中的状态清除，转向为别的低级中断服务。 4.6.1半加器 半加器可如组合逻辑电路分析的例3.1中介绍的用与非门组成，也可以如图 (a)由异或门及与门组成。 4.6 加法器 全加器的真值表 输入 输出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 4.6.2全加器 1．1位全加器 全加器：进行加数、被加数和低位来的进位信号相加，并根据求和结果输出该位的进位信号。 据3个二进制数相加及加法规则，不难列出全加器的真值表。表中Ai、Bi为两个1位二进制数，Ci是低位的进位数，Si为全加和，Ci+1是向相邻高位的进位数。 据表可得Si和Ci+1的逻辑表达式： 由表达式画出全加器的逻辑图和逻辑符号，如下图所示。 用多个全加器可以组成多位二进制加法器，它是最基本的算术运算单元。例如它可以作加法运算。在计算机中用补码可以做减法运算，把乘法转化为连续的加运算，把除法转换为减法，再将减法转换为补码用加法来完成运算。 四位全加器构成的二进制加法器。加数，被加数分别存放在A，B两个变量寄存器，数据可以来源于各种方式或是上一级运算器或是计算机的存储单元，进行的是加法运算还是减法运算则决定于所送入A，B寄存器本身的性质，由它们是原码还是反码所决定。 （1）加法器级联实现多位二进制数加法运算 图(a)所示74283是一种典型的集成加法器。一片74283只能进行4位二进制数的加法运算，将多片74283进行级联，就可扩展加法运算的位数。 （2）用74283构成一位8421BCD码加法器。 * * 4.1 概述 4．2 编码器 退 出 4．3 译码器及数码显示电路 4．4 数据分配器和选择器 4．5 数据比较器 4．6 加法器 第4单元 常用组合逻辑电路模块 通过这一单元