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使用外部组件提高 SAR ADC 精确度 作者：德州仪器 (TI) 的 Bonnie C. Baker 与 Miro Oljaca 如果能用运算放大器 (op amp) 直接驱动逐次逼近寄存器模数转换器 (SAR ADC) 的输入最好，但这样会限制电路性能。在转换器与驱动放大器之间加入外部阻容 (RC) 网络则能很好地起到“隔离”作用。总而言之，使用该网络可以极大提高选择运算放大器的灵活性。即使需转换信号的频率远远低于转换器和放大器的频率限定值，SAR ADC 所提供的性能比您想象中的还好，所以绝不能忽视 SAR ADC 输入结构的动态特性。 图 1 为单端电源 SAR ADC 运算放大器电路。该电路中的运算放大器采用反相增益配置。U1 为单位增益稳定、单端电源 CMOS 运算放大器，其增益带宽乘积为 5 MHz。图 1 的单端电源配置消除了输入范围受限、输入共模交叉失真等放大器输入限制的影响。该电路采用 ADC 参考输出作为放大器非反相输入及 ADC 负输入的偏置电压源，使运算放大器工作在电源轨范围内。U2 为 12 位、500 ksps 的 SAR ADC。 图 1. SAR ADC 系统应用电路示例（放大器 U1 的噪声增益为 +2 V/V，其中 RF 等于 RG）。图 1 电路很实用。运算放大器的低阻抗输出驱动 SAR ADC 转换器。图2为图 1 电路的 FFT 测试结果，当运算放大器输入信号频率为 15 kHz 时，图 2a 中 SAR ADC 的采集时间等于 265 ns，图 2b 中 SAR ADC 的采集时间等于 560 ns。图2 中两种采样时间都使运算放大器或 ADC 的性能超越了各自的标称值。 a) b)图 2. 显示了图 1 中12 位、500 ksps SAR ADC 的 FFT 测量结果。其中图 (a)的采样时间为 265 ns，产生了明显的谐波失真；图 (b) 的采样时间为 560 ns，谐波失真有所降低。 从测量结果可以看出，采集时间明显影响 ac 性能。采样时间从 250 ns 延长到 560 ns，性能也随之提高，总吞吐时间也将略微增加，信噪比从 70.8 dB 提高到 71.5 dB，而总谐波失真 (THD) 则从 –71.4 dB 降至 –78.6 dB。如欲了解有关测量结果的更多详情，敬请参阅参考资料。 标准 SAR ADC 模型 容性 SAR ADC 拓扑包含容性再分布网络。图 3 为 SAR 输入级简化模型（如欲了解SAR ADC 容性再分布拓扑的更多信息，请参阅参考资料 2 及参考资料 3 。 图 3. SAR ADC相应的输入元件包括内部输入 RC 对（RS1 与 CSH），两个开关 （S1 与 S2）及VSH0。图 3 中采样电容 CSH 的起始电压为 VSH0。该电压与上一次的转换电压、接地电压或 VREF（取决于转换器输入结构）电压相等。断开 S2 同时闭合 S1，则完成一次信号采样。S1闭合后，采样电容 (CSH) 电压变为VIN。VIN 通过采样开关路径（从S1，经 RS1， 到 CSH）从电压电源处获得电荷，即进行充电。此过程结束后，CSH 发生变化，VCSH 等于 VIN。采样时间内采样电容电压变化如图 4 所示。 图 4. SAR ADC 采样周期内采样电容电压随单级响应而变化。如果单独考虑 ADC 输入，则 ADC 输入带宽取决于内部采样电容 CSH 及开关电阻RS1。根据时间常数 τ = RS1×CSH 可以得出该单级系统的稳定时间。SAR 转换器的最小采样时间就是采样机制采集输入电压所需时间。发出采样命令且保持电容 CSH 充电时，采样开始计时。 用下列等式可以得出图 3 网络的稳定时间： 等式 1其中：VCSH(t) 为采样时间内采样电容 CSH 两端的电压 VCSH(t0)为采样时间起始点采样电容 CSH 两端的电压VIN 为 ADC 的输入电压τ 为采样时间常数，等于 RS1 × CSHt 为时间变量，单位为秒如果我们希望达到 1 /2 最小有效位 (LSB) 精度，则需在采样时间内对 CSH 充电直至采样电容 CSH 的输入电压精度达到 1/2 LSB 为止。 ? 等式 2 等式 3其中：VCSH(tAQ) 为采样周期终止点采样电容 CSH 两端的电压tAQ 为采样时间，或者是采样周期起始点(t0)到采样周期终止点之间的时间。 ? ? LSB = （FSR 为 N 位转换器的整个输入范围）将 VCSH(t) 替换为 VCSH(tAQ)，VCSH(t0) 替换为 VSH0，然后合并等式 1和等式 3 ，则可以得到以下等式： 等式