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2.8 电子设计自动化与逻辑模拟 EDA – Electronic Design Automation 2.8.1 ASIC概述 ASIC--Application Specific Integrated Circuit 全定制Custom 半定制Half Custom / 标准单元法Standard Cell 门阵列Gate Array 可编程逻辑器件PLD 2.8.2 PLD的开发过程 硬件描述语言 HDL Hardware Description Language 逻辑方程 真值表状态图 行为描述语言 原理图Schematic 波形图Waveform 2.8.3 逻辑仿真 功能仿真Function Simulation 时序仿真TimeSimulation 2.8.3.1 功能仿真 Event 事件：某个节点的逻辑值发生了变化，则必须对其负载Load节点的逻辑值，即下一事件Next Action进行计算更新。 2.8.3.2 时序仿真 2.9 门网络的竞争与冒险 功能险象 当电路中两个以上的 变量同时发生变化时，由于变量变化不能完全同步，而在两个变量之间产生竞争，从而发生现象。这种险象叫做功能险象。 险象判定的卡诺图法 如果卡诺圈相切，则在相切处，当某个变量发生变化时，会有逻辑险象发生。 当逻辑状态从卡诺图的一个位置变化至另一个位置时，所处的矩形区域中