2012数字逻辑复习题试题.docVIP

2012数字逻辑复习提要 一、选择题 1.若ABCDEFGH为最小项，则它有逻辑相邻项个数为 AA. 8B. 82C. 28D. 16 2.如果编码0100表示十进制数4，则此码不可能是BA. 8421BCD码B. 5211BCD码 C. 2421BCD码 D. 余3循环码 3.构成移位寄存器不能采用的触发器为 DA. R-S型B. J-K型 C. 主从型 D. 同步型 5.以下PLD中，与、或阵列均可编程的是C 器件。 A. PROMB. PAL C. PLA D. GAL 6．函数FA,B,C,D∑m1,3,4,6,8,10，它的卡诺图如右图所示。函数的最简与或表达式F A 。 A． B． C． D． 7．组合电路是指 B 组合而成的电路。 A．触发器 B．门电路 C．计数器 D．寄存器 8．电路如右图所示，经CP脉冲作用后，欲使Qn+1Q，则A，B输入应为 AB 。 A．A0，B0 B．A1，B1 C．A0，B1 D．A1，B0 9．一位十进制计数器至少需要 4个触发器。 A．3 B．4 C．5 D．10 10．n个触发器构成的扭环计数器中，无效状态有 D 个。 A．n B．2n C．2n-1 D．2n-2n 11．GAL器件的与阵列，或阵列 D 。 A．固定，可编程 B．可编程，可编程 C．固定，固定 D．可编程，固定 12．下列器件中是 C 现场片。 A．触发器 B．计数器 C．EPROM D．加法器 13．IspLSI器件中，缩写字母GLB是指 B。 全局布线区B．通用逻辑块C．输出布线区D．I/O单元 14． 在下列逻辑部件中，不属于组合逻辑部件的是D 。 译码器 B．编码器 C．全加器 D．寄存器 15． 八路数据选择器，其地址输入端选择控制段有 C个。 A．8 B．2 C．3 D．4 16． 为将D触发器转换为T触发器，下图所示电路虚线框内应是 。 或非门 与非门 异或门 同或门 17．用n个触发器构成计数器，可得到最大计数摸是 B 。 A．n B．2n C．2n D．2n-1 18．C AABC BA+B+C C D 19．或非门构成的基本RS触发器，输入端SR的约束条件是（A ） ASR0 BSR1 C D 21．在CP作用下，欲使D触发器具有Qn+1的功能，其D端应接（ D ）A1 B 0 C D 22．比较两个两位二进制数AA1A0和BB1B0，当AB时输出F1，则F的表达式是（ C ）。 AB C D 下列电路中属于数字电路的是（?D ）。 A. 差动放大电路B. 集成运放电路 C. RC振荡电路D. 逻辑运算电路 表示任意两位十进制数，需要（? B ?）位二进制数。 A. 6B. 7C. 8D. 9 n个变量可以构成（? C ）个最大项或最小项。 A. nB. 2nC. 2nD. 2n-1 下列触发器中，没有约束条件的是（? C ?）。 A. 主从R-S触发器B. 基本R-S触发器 C. 主从J-K触发器D. 以上均有约束条件 组合逻辑电路中的险象是由于（C ）引起的。 A. 电路未达到最简B. 电路有多个输出 C. 电路中的时延D. 逻辑门类型不同 实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（?D ?）。 A. 状态数目更多B. 状态数目更少 C. 触发器更多D. 触发器一定更少? 用0011表示十进制数2，则此码为D 。 A. 余3码B. 5421码 C. 余3循环码D. 格雷码 31.函数FA,B,C,D∑m1,3,4,6,8,10，它的卡诺图如右图所示。函数的最简与或表达式F A 。A．B． C．D．组合电路是指 B 组合而成的电路。 A．触发器B．门电路 C．计数器D．寄存器 八路数据分配器，其地址输入（选择控制）端有 C 个。 A．1B．2 C．3D．8 555定时器构成的单稳态触发器输出脉宽tw为。  A.1.3RCB.1.1RC C.0.7RCD.RC 下列触发器中，没有约束条件的是（?C ?）。 A. 主从R-S触发器B. 基本R-S触发器 C. 主从J-K触发器D. 以上均有约束条件 实现两个四位二进制数相乘的组合电路，应有（?B）个输出函数。 A. 4B. 8C. 10D. 12 组合逻辑电路中的险象是由于（? C ）引起的。 A. 电路未达到最简B. 电路有多个输出 C. 电路中的时延D. 逻辑门类型不同 实现同一功能的Mealy型同