湖南工业大学EDA实验三报告.doc

, EDA技术与应用实验报告 实验三：数字频率计的设计 学 院（部）： 电气与信息工程学院 专 业： 电子信息工程 学 生 姓 名： 莫卓锟 指 导 老 师： 谭会生 班 级：电子信息1304 学号 2016年4月 1.实验目的 （1）学习Quartus II软件的基本使用方法。 （2）学习GW48-CK开发系统的基本使用方法 （3）学习VHDL基本逻辑电路的综合设计应用。 2.实验内容 设计并调试好8位10进制数字频率计，并用GW48-CK实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。 3.实验要求 （1）画出系统的原理框图，说明系统中各主要组成部分的功能。 （2）编写各个VHDL源程序。 （3）根据系统的功能，选好测试用例并进行逻辑综合及硬件验证。 （4）根据选用的EDA实验开发装置编号用于硬件验证的管脚锁定表格或文件。 （5）记录系统仿真、逻辑综合及硬件验证结果。 （6）记录实验过程中出现的问题及解决办法。 4.实验原理图 CNT10：10进制计数器，计算0-9，8个组成8位十进制计数器； TESTCTL：测频控制信号发生器，计算每秒种内待测信号的脉冲个数； JYFP:分频器，EDA实验开发系统内部时钟为50MHz，分频成1Hz； REG32B:寄存器，把计数器算出的脉冲个数寄存起来，使显示的数据稳定，不会由于周期性的清零信号而不断闪烁； CTRLS和DISPLAY：动态显示模块。 4.VHDL源程序 CNT10模块： REG32B: TESTCTL: JYFP: FREQ: CTRLS: DISPLAY: DTFREQ(顶层): 5.仿真结果 CNT10: TESTCTL: REG32B: FREQ: 6.管脚锁定 7.硬件验证 8.心得体会 这次实验算是一次大综合，发现了两个问题，第一个是延迟仿真的问题，按照书上的设定完毕后大概延迟是在10ns左右，刚开始不知道这个延迟对TESTCTL的波形仿真一直产生怀疑，刚开始设置20ns的周期直接从上升沿变成了上升沿；第二个问题是硬件管脚锁定，并不知道内部有50MHz的时钟。