第3章——VerilogHDL使用简介.ppt

Verilog HDL使用简介 张建良 shandy98@ 提纲 什么是Verilog HDL? Verilog HDL vs. VHDL Verilog HDL语法 设计描述层次 设计的测试与验证 可综合的设计 有限状态机（FSM) 一个除法器的设计实例 常用仿真器和综合软件 网络资源 提纲 什么是Verilog HDL? Verilog HDL vs. VHDL Verilog HDL语法 设计描述层次 设计的测试与验证 可综合的设计 有限状态机（FSM) 一个除法器的设计实例 常用仿真器和综合软件 网络资源 什么是Verilog HDL? Verilog HDL是一种硬件描述语言，用于从算法级、结构级、门级到开关级的多种抽象设计层次的数字系统建模。 被建模的数字系统对象的复杂性可以介于开关级电路（例如pmos/nmos）、简单的门（例如库单元描述）和完整的复杂电子数字系统之间（例如CPU） 什么是Verilog HDL? (cont.) Verilog HDL 语言具有下述描述能力： 设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。 提供了编程语言接口（PLI），通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 支持多个设计层次的混合层次建模 更重要的是... Verilog HDL语言与C语言很