锁相环理论设计应用.pptVIP

图5-14用CD4046与BCD加法计数器CD4518构成的100倍频电路。刚开机时，f2可能不等于f1，假定f2f1，此时相位比较器Ⅱ输UΨ为高电平，经滤波后Ud逐渐升高使VCO输出频率f2迅速上升，f2增大值至 f2=f1，如果此时 Ui滞后 U0，则相位比较器Ⅱ输出UΨ为低电平。UΨ经滤波后得到的Ud信号开始下降，这就迫使VCO对f2进行微调，最后达到fout/N=f2=f1，并且f2与f1的相位差Δφ=常数，进入锁定状态。如果此后f1又发生变化，锁相环能再次捕获f1，使f2与f1相位锁定。 频率合成器实用电路设计 图5-14 CC4046频率合成器 f2 f1 fout 2.输出为输入N/M倍频的方法（输入部分接入分频电路） 输入信号频率fin 鉴相器 环路 滤波器 压控 振荡器 输出 fout N分频器 PLL电路 晶振 图5-15 输出为输入N倍频的方法 为了得到更高分辨率，采用上图的PLL电路，它是以必要的设定分辨率的频率（1KHZ与10KHZ等）对几兆赫兹的振荡频率进行分频构成的电路。 M分频器 f1 M=1时为倍频器， ， N=1时为分频器 。 输入信号频率fin，经固定分频（M 分频）后得到基准频率f1，把它输入到相位比较器的一端，VCO输出信号经可预制分频器（N 分频）后输入到相位比较器的另一端，这两个信号进行比较，当PLL锁定后得到 当 N变化时，输出信号频率响应跟随输入信号变化。 为了实现数字切换改变PLL电路的输出频率，可使用可编程分频器，但要自由设定分频系数，分频器内部构成边的很复杂，高速响应也较难实现。通用可编程分频器的上限频率为10MHZ左右。 频率合成器的一种实用电路如图5-16所示。这种CMOS锁相环适于低频率合成器。 图5-16 频率合成器的一种实用电路 CC4518 CC145228 CC145228 CC14522 CC4046 f1 f2 本电路是由基准频率产生、锁相环及分频器(N分频）三部分组成。 基准频率f1经CC4046的第14脚送至相位比较器Ⅱ，然后从VCO(4端)输出f2。 在VCO的输出端4与相位比较器的输入端3之间插接一个分频器（ N分频），就能起到倍频作用。即f2=Nf1。如果分频器系数N 是可变的， 从1连续变化到999，就可得到999个不同的fo输出。若基准频率f1为1kHz，则本电路可输出间隔为1kHz的999种频率。若设 N=375，则 f2=375×1kHz=375kHz。 3.输出为输入N/M倍频的方法（输出部分接入分频电路） 输入信号频率fin 鉴相器 环路 滤波器 压控 振荡器 输出 fout N分频器 PLL电路 晶振 图5-17 输出为输入N倍频的方法（方波） 为了拓宽输出频率范围，在宽范围内取分频系数N，相应的VCO振荡频率也要在宽范围内改变。然而，随着PLL电路的传递函数的变化，VCO很难输出高存正度的信号。 M分频器 另外，可变VCO的振荡频率范围也是有限的。一般来讲，振荡频率范围宽，则VCO输出信号的存正度也随之降低。 当输出波形为方波时，如前图所示，VCO输出部分接入分频器，可以拓宽输出频率范围。例如，VCO振荡频率范围即使为1～10MHz，若输出分频器的分频系数N设定为10，100，1000，……，则也可以得到较低的频率。 4. PLL电路与外差电路的组合方式(输出为(fin×N)+fL) fin 鉴相器 环路 滤波器 压控 振荡器 输出 fout N分频器 PLL电路 图5-18 PLL电路与外差的组合方式 为了拓宽输出频率范围，本地振荡器（fL)应该是可变的。 低通 滤波器 本地振荡器频率fL fout+fL 或 fout-fL fout=N×fin±fL 5.双环数字频率合成器 图5.19 双环数字频率合成器框图 fR1 fR1’ 它包括两个数字锁相环： 环I称尾数环，决定输出频率的尾数位。 环II称主环，决定输出频率的主值。 若fR1=100KHz, Nr=10，N1=700?799, N2=308 ? 407, 则有 晶振 VCO1 LF1 PD1 1/Nr 1/Nr 1/N1 1/N2 VCO2 LF2 PD2 1/Nr 1/N2 混频 LF II I fR2’ fR2 f01 f01’ f02 fR1’=fR1/Nr=10KHz, f01=N1fR1’=7 ? 7.99MHz， f01’=f01