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第九讲 数字电路时序问题 电子科学与技术系 shizaifeng@tju.edu.cn 一、概述——时钟技术 由于日益增大的芯片尺寸和不断提高的时钟频率，时钟分布已成为主要的设计问题，这些问题可以通过避免运用全局时钟以及运用自定时方式设计电路来加以克服。 如果到了设计过程的最后阶段才考虑时钟布线，此时大多数的芯片版图已成定局，很难合理分布时钟网络。而且还会造成多个时序约束，从而影响最终的电路性能和工作。 在一个复杂电路的设计中，应在设计的早期阶段就考虑时钟的分布，因为时钟分布会影响到芯片的平面布置。 一、概述——解决各信号延时不确定性 二、数字系统的时序分类 根据信号与本地时钟的关系来分： 二、时序分类——同步互连 二、时序分类——中等同步互连 二、时序分类——近似同步互连 二、时序分类——异步互连 三、同步设计——同步时序原理 例题：计算传播延时和污染延时（课本p364） 三、同步设计——时钟的不确定性来源 时钟的不确定性的影响分类 由于工艺和环境的变化,以及连线耦合等因素的影响,时钟信号会在空间和时间上发生偏差,这会导致电路性能下降或电路出错 时钟偏差 正时钟偏差与负时钟偏差 Clock Skew 问题 正时钟偏差 正时钟偏差（续） 负时钟偏差 三、同步设计（3）时钟的抖动 具有反馈的数据通路结构 时钟抖动的影响 Skew 和Jitter 共同作用的影响 最长时钟周期（最