4-6 用VerilogHDL描述组合逻辑电路康华光 数字电子技术 第六版.ppt

* 4.6 用VerilogHDL描述组合逻辑电路 4.6.1 组合逻辑电路的行为级建模 4.6.2 分模块、分层次的电路设计 4.6.1 组合逻辑电路的行为级建模 组合逻辑电路的行为级描述一般使用assign结构和过程赋值语句、条件语句（if-else）、多路分支语句（case-endcase）和for循环语句等。 （3） if (condition_expr1) true_statement1; else if (condition_expr2) true_statement2; else if (condition_expr3) true_statement3; …… else default_statement; 1、条件语句（ if语句） 条件语句就是根据判断条件是否成立，确定下一步的运算。 （1） if (condition_expr) true_statement; （2） if (condition_expr)true_statement; else fale_ statement; Verilog语言中有3种形式的if语句： if后面的条件表达式一般为逻辑表达式或关系表达式。执行if语句时，首先计算表达式的值，若结果为0、x或z，按“假”处理；若结果为1，按“真”处理，并执行相应的语句。 例：使用if-else语句对4选1数据选择器的行为进行描述 注意，过程赋值语句只能给寄存器型变量赋值，因此，输出变量Y的数据类型定义为reg。 module mux4to1_bh(D, S, Y); input [3:0] D; //输入端口 input [1:0] S; //输入端口 output reg Y; //输出端口及变量数据类型 always @(D, S) //电路功能描述 if (S == 2’b00) Y = D[0]; else if (S== 2’b01) Y = D[1]; else if (S== 2’b10) Y = D[2]; else Y = D[3]; endmodule 是一种多分支条件选择语句，一般形式如下 case (case_expr) item_expr1: statement1; item_expr2: statement2; …… default: default_statement; //default语句可以省略 endcase 注意：当分支项中的语句是多条语句，必须在最前面写上关键词begin，在最后写上关键词end，成为顺序语句块。 另外，用关键词casex和casez表示含有无关项x和高阻z的情况。 2、多路分支语句（case语句） 例：对具有使能端En 的4选1数据选择器的行为进行Verilog描述。当En=0时，数据选择器工作，En=1时，禁止工作，输出为0。 module mux4to1_bh (D, S, Y); input [3:0] D，[1:0] S； output reg Y； always @(D, S, En) //2001, 2005 syntax begin if (En==1) Y = 0; //En=1时，输出为0 else //En=0时，选择器工作 case (S) 2’d0: Y = D[0]; 2’d1: Y = D[1]; 2’d2: Y = D[2]; 2’d3: Y = D[3]; endcase end endmodule module priority(W, Y) input [3:0] W； output reg [1:0] Y; always @(W) casex (W) 4’b1xxx: Y = 3; 4’b01xx: Y = 2; 4’b001x: Y = 1; 4’b0001: Y =0;; default: begin z = 0; Y=2’bx；end //W无效时,z=0,Y为高阻 endcase endendmodule 例：对基本的4线-2线优先编码器的行为进行Verilog描述。 一般形式如下 fo