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EDA课程设计报告 摘要 本设计为一个多功能的数字钟具有时、分、秒计数显示功能以24小时循环计数具有校对功能以及整点报时功能。 本设计采用EDA技术以硬件描述语言VHDL为系统逻辑描述手段设计文件采用自顶向下的设计方法由各个基本模块共同构建了一个基于FPGA的数字钟。 系统主芯片采用EP1K100QC208-2由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。经编译和仿真所设计的程序、在可编程逻辑器件上下载验证。本系统能够完成时、分、秒的分别显示、由按键输入进行数字钟的校时、清零、启停功能。 二、 EDA简介 ???是电子设计自动化（????????????????????????????）缩写，???技术以大规模可编程逻辑器件为设计载体以硬件描述语言为系统逻辑描述主要表达方式以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具通过有关的开发软件自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译逻辑化简逻辑分割逻辑映射编程下载等工作。最终形成集成电子系统或专用集成芯片的一门新技术。 FPGA基本结构 ????具有掩膜可编程门阵列的通用结构，它由逻辑功能块排成阵列，并由可编程的互连资源连接这些逻辑功能块来实现不同的设计。 ????一般由?种可编程电路和一个用于存放编程数据的静态存储器????组成。这?种可编程电路是：可编程逻辑模块（?????????????????????????????）、输入?输出模块（??????????????）和互连资源（????????????????????????）。可编程逻辑模块???是实现逻辑功能的基本单元，它们通常规则的排列成一个阵列，散布于整个芯片；可编程输入?输出模块（???）主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个???之间或???、???之间以及???之间连接起来，构成特定功能的电路 流程说明： ??工程师按照?自顶向下?的设计方法进行系统划分。 ??输入????代码，这是设计中最为普遍的输入方式。此外，还可以采用图形输入方式（框图、状态图等），这种输入方式具有直观、容易理解的优点。 ??将以上的设计输入编译成标准的????文件。 ??进行代码级的功能仿真，主要是检验系统功能设计的正确性。这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复的次数和时间。一般情况下，这一仿真步骤可略去。 ??利用综合器对????源代码进行综合优化处理，生成门级描述的网络表文件，这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对????芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。 ??利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬件特性，是较为粗略的。一般的设计，也可略去这一步骤。 ??利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。 ??在适配完成后，产生多项设计结果：（?）适配报告，包括芯片内部资源利用情况，设计的布尔方程描述情况等；（?）适配后的仿真模型；（?）器件编程文件。根据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。如果仿真结果达不到设计要求，就修改????源代码或选择不同速度和品质的器件，直至满足设计要求。 最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片?????????中 1 、 数字钟的构成 数字钟实际上是一个对标准频率（???）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的???时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。 总体框架 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。秒计数器满??后向分计数器进位，分计数器满??后向小时计数器进位，小时计数器按照???翻??规律计数。计满后各计数器清零，重新计数。计数器的输出分别经译码器送数码管显示。计时出现误差时，可以用校时电路校时、校分。控制信号由???矩形键盘输入。时基电路可以由石英晶体振荡电路构成，如果晶振频率????，经过?次十分频就可以得到秒脉冲信号。译码显示电路由七段译码器完成，显示由数码管构成。 ??按键消抖 本模块用于当有按键按下时，采用软件消抖的办法去除按键抖动。模块的实现方法是先判断是否有按键按下，如有按键按下则延时一段时间，待抖动过去之后再读行线