第5章存储系统..ppt

5.7 虚拟存储器 Opteron中第一级和第二级指令、数据TLB的参数 参数 描述 块大小 1个 PTE（8字节） L1命中时间 1个时钟周期 L2命中时间 7个时钟周期 L1 TLB大小 指令和数据TLB都是40个PTE，其中32个用于 4KB大小的页面，8个用于2MB或4MB页面。 L2 TLB大小 指令和数据TLB都是512个PTE，用于4KB页面 块选择 LRU L1映像规则 全相联 L2映像规则 4路组相联 一个乱序执行处理器 每个时钟周期最多可以取出3条80x86指令，并将之转换成类RISC操作，然后以每个时钟周期3个操作的速率流出。 有11个并行的执行部件 在2006年，其12级定点流水线使得该处理器的最高时钟频率达到了2.8GHz。 虚地址：48位 物理地址：40位 通过两级TLB实现的从虚拟地址到物理地址的转换以及对两级数据Cache的访问情况 5.8 实例：AMD Opteron的存储器层次结构 5.8 实例：AMD Opteron的存储器层次结构 AMD Opteron存储器层次结构图 AlphaAXP21064地址转换过程 简介 工作过程 Alpha AXP 21064存储层次 5.6 并行主存系统 存储器能够每个存储周期读出m个CPU字。因此其最大带宽提高到原来的m倍 。 单体多字存储器的实际带宽比最大带宽小 优缺点