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Verilog教程(3) 清华大学微电子学研究所 2002年9月 提纲 任务 将一个代码段编成任务，可以在不同位置调用此任务，方便编程 任务定义：task task_name;…endtask 任务实例 task Reverse_Bits; //task端口说明 input [7:0] Din; output [7:0] Dout; integer K; //task结构描述 beginfor(K=0; K8;K=K+1)Dout[7-K]=Din[K]; end //task结束 endtask 任务调用 调用任务Reverse_Bits(Data,Result); task可以有传递参数，也可以没有 函数 与任务类似，但是必须要有函数返回值。 函数定义function function_name; input input_signals ; … function_name = … ; endfunction 函数实例 function [7:0] Reverse_bits; //function端口说明 input [7:0] Din; integer K; //function功能描述 beginfor(K=0; K8;K=K+1)Reverse_Bits[7-K]=Din[K]; end //function结束 endfunction Verilog Verilog程序功能： 系统仿真：验证系统 设计功能 功能描述：其结果可 被综合到逻辑层次 综合(Synthesize) 综合 将系统行为级描述映射到逻辑或电路描述 综合的实现方法 根据综合算法，利用综合库中的库单元模块，将Verilog描述映射为同样功能的逻辑或电路 可综合与不可综合 综合库单元以及综合工具可以实现的Verilog语句或风格称为“可综合”，不可实现的称为“不可综合”。 RTL RTL (Register Transfer Level) 寄存器传输级：对系统的结构描述，由时序单元和组合单元，即：Register+Logic组成RTL RTL是一种可综合的Verilog描述方式 RTL的优点： 易综合，且容易对其进行性能优化 结构简单，时序关系清晰 在系统的设计开发时，推荐使用RTL描述 不可综合的Verilog语言 延时 综合库中，没有延时单元 例： assign #5 A = B; 不可综合的Verilog语言 双沿触发的寄存器 目前的综合库中，没有双沿触发的寄存器 在将来会加入此种寄存器 例：always@(posedge clk or negedge clk) 而alwyas@(posedge clk1 or negedge clk2) 则是可综合的 不可综合的Verilog语言 always敏感列表中既有沿触发又有电平触发 例： always@(posedge clk or reset) 应为：always@(posedge clk or posedge reset) 不可综合的Verilog语言 Initial 语句不可综合 Initial 语句用于testbench文件中，综合针对模块文件，不对testbench文件进行综合 if…else if…else… if 后没有else，可能会引入latch 例：always@(Ena or D) if(Ena) Q = D; 当Ena=0时，综合工具会认为Q值需要保持，从而引入了设计者不想要的锁存器。 修改后的代码： always@(Ena or D) if(Ena) Q = D;elseQ= 0; case 在case语句缺少default的情况下，也可能会引入latch。 例：always@(Sel[1:0] a or b)case(Sel[1:0])b00: q=a;b01: q=b;default: q=b0;endcasefor 对for语句，综合工具先要将其展开，再去考虑 例: for(i=1;i=4;i=i+1) Q [i] = D[i]; 完全等价于 Q [1] = D[1];Q [2] = D[2];Q [3] = D[3];Q [4] = D[4]; 何时引入寄存器 定义为Reg类型的变量，综合后不一定引入寄存器 例： always@(Ena or D) if(Ena) Q = D;elseQ= 0; 只有在沿触发的always语句会引入寄存器 例： always@(posedge Clk)Q=D; * * 任务、函数 Verilog与综合 乘法器实