华科计算机数电第四次实验报告.docxVIP

数字逻辑实验报告（4）团队成员：姓名班级学号贡献百分比实验部分：实验完成结果、时间（亮点、完成、基本完成、未完成）总分（实验部分70% +报告30%）第一个实验第二个实验第三个实验检查结果检查时间检查老师报告人：实验指导教师：报告批阅教师：计算机科学与技术学院20 年月日实验内容基于FPGA应用的逻辑电路设计实验目的1．学习FPGA的设计方法；2．掌握利用Verilog HDL设计逻辑电路的能力。实验所用组件Basys2开发板（芯片为XC3S100E，封装为CP132） 1套。实验要求4位二进制计数器（必选）设计一个能清零、置数和进位/借位输出的增1/减1的4位二进制计数器，其结构框图如图1所示。电路输入为计数脉冲CP、工作模式选择M、预制初值D，C，B，A（其中D为高位，A为低位）和预制控制，清零端；输出为计数值QD，QC，QB，QA（QD为高位，QA为低位）和进位/借位输出。当为0时，电路输出清零；预制控制=0时，将D、C、B、A的输入值送到计数器中，并立即在QD，QC，QB，QA中输出。模式选择端M=1时加1计数，当M=0时减1计数。当CP端输入一个上升沿信号时进行一次计数，计数有进位/借位时端输出一个负脉冲。图1 4位二进制加法/减法计数器具体要求：（1）用Verilog HDL实现该计数器，将之下载到Basys2开发板中，并进行验证；（2）借助该4位二进制计数器，用