实验三时序电路实验计数器和移位寄存器实验报告.docVIP

湘 潭 大 学 实 验 报 告 课程名称 实用数字电子技术基础 实验名称___计数器和移位寄存器_ 页数 专业 计算机科学与技术 班级_______1班________ 同组者姓名 组别 学号 2015551118 姓名 扶智宏 实验日期___2016年5月14日星期六_ 计数器实验 实验目的 验证同步十六进制计数器的功能。 进一步熟悉Quartus II的Verilog HDL文本设计流程，掌握组合电路的设计仿真和硬件测试。 初步掌握Quartus II基于LPM宏模块的设计流程与方法，并由此引出基于LPM模块的许多其他实用数学系统的自动设计技术。 实验原理 计数器能记忆脉冲的个数，主要用于定时、分频、产生节拍脉冲及进行数字运算等。加法计数器每输入一个CP脉冲，加法计数器的计数值加1.十六进制计数即从0000一直计数到1111；当计数到1111时，若再来一个CP脉冲，则回到0000，同时产生进位1。 同步十六进制计数器设计采用if-else语句对计数器的输出分别进行赋值，能实现对输入脉冲的计数，并具有使能和异步清零功能。 实验内容和实验要求 找到书上代码中的两个错误并且修改，试说明各个语句的含义，以及该例的整体功能，并在QuartusII上对该例进行编辑，编译综合，适配，仿真，给出其所有信号