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第六章 时序逻辑电路 时序逻辑电路的分析与设计 常用时序逻辑电路 时序电路里面的竞争-冒险 6.1 概述 一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加,加入存储电路后,节省了多个加法器二、时序电路的一般结构形式与功能描述方法 上述方框可以用三个方程组来描述： 三、时序电路的分类 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后 2. 米利型(Mealy)和穆尔型(Moore) Mealy型：Moore型： 6.2 时序电路的分析方法 6.2.1 同步时序电路的分析方法 分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。 一般步骤: (三方程) ①从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程。 ②将驱动方程代入触发器的特性方程，得到状态方程。 ③从给定电路写出输出方程。 例6.2.1： 6.2.2 时序电路的状态转换表、状态转换图、状态机流程图和时序图 一、状态转换表(此刻的次态作为下一刻的初态) 二、状态转换图(重中之重) 四、时序图(将状态转换表用时序形式直观体现) 类似程序流程图.本书中不采用 例6.2.3: (三方程+表图) （4）列状态转换表：（5）状态转换图 6.3 若干常用的时序逻辑电路 6.3.1 寄存器和移位寄存器 一、寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。比如4个触发器构成的寄存器，可以存储4位二值代码。 ②只要求其中每个触发器可置1，置0。 例：用维-阻触发器结构的74HC175 二、移位寄存器（代码在寄存器中左/右移动） 具有存储 + 移位功能 器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能 讨论:并行和串行的比较 并行 每次传输一个字节 串行:每次传输一个比特 并口:PATA.PCI 串口:SATA,PCI Express ,USB 并行方式难以实现高速化，最高是ATA 133Mbps.串行esata可以可以达到3Gbps.USB3.0可达到 4.8Gbps ”USB一切” 6.3.2 计数器 用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分：同步、异步按计数容量分：二进制、十进制…按计数过程中数字增减分：加、减和可逆按计数器中的数字编码分：二进制、二-十进制和循环码…同步二进制计数器 ①同步二进制加法计数器 原理：根据二进制加法运算规则：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，根据T触发器的特性方程，第i位触发器输入端Ti的逻辑式应为： 4位同步二进制计数器的另一种结构形式----------采用时钟控制见P283图6.3.14,令T始终为1,则,四个T触发器遇到各自时钟就翻转 实际分频器元器件：74161 和74161类似的元件 74LS161(电路结构不同,功能引角和74161完全相同) 74LS162(同步置0方式,) 74LS163 (同步置0方式) ②同步二进制减法计数器 原理：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，根据T触发器特性方程，则第i位触发器输入端Ti的逻辑式应为： ③同步加减计数器（单时钟和双时钟） a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器） b.双时钟方式 器件实例：双时钟16进制加/减计数器74LS193 2. 同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 [分析方法和二进制计数器类似] 器件实例：74 160(同步预置数/异步清0/保持) ②减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 ③十进制可逆计数器 基本原理同十六进制可逆计数器一致，不过电路只用到0000~1001的十个状态 实例器件 单时钟：74LS190,74LS168,CC4510 双时钟：74LS192,CC40192 二. 异步计数器 1. 异步二进制计数器 ①异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转(如右) ②异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式