移位相加型8位硬件乘法器设计全解.doc

合 肥 学 院 课 程 设 计 报 告 题 目：移位相加型8位硬件乘法器 系 别： 电子信息与电气工程系 专 业： 通信工程 班 级： 13通信工程（1）班 学 号： 姓 名： 导 师： 石朝毅 成 绩： 2016年 6 月 11 日 移位相加型8位硬件乘法器设计 摘要 本次设计是基于时序结构的8位移位相加型乘法器,使用软件QuartusII进行仿真设计。完成此乘法器，我们需要首先设计该乘法器的组件，包括REGSHT模块、SREG8BT模块、AND8B模块和ADDER8BT模块，并对所有元件进行仿真，无误后可进行乘法器的设计。设计方法使用的是元件例化，具体原理是通过逐项相加来实现乘法功能，最终完成整体的VHDL程序设计并仿真。 关键词：时序；乘法器；元件例化 目录 第一章 前言 1 1.1设计概述 1 1.1.1问题提出与原理 1 1.1.2设计需要 1 第二章 设计过程及结果 2 2.1设计思路 2 2.1.1设计须知 2 2.1.2