第四章 时序逻辑电路课题.ppt

时钟边沿检测的三种方法 方法一: 上升沿：clock’ event and clock=‘1’ 下降沿：clock’ event and clock=‘0’; 注意：if clock’ event and clock=‘1’语句后面不存在else分支。当clock为std_logic类型时，也可以利用 if rising_edge(clk)或If falling_edge(clk)进行时钟边沿检测。 方法二： 利用WAIT语句启动进程，检测colck的上升沿。 方法三： 使用PROCESS语句和IF语句相结合实现。当colck发生跳变的时候启动PROCESS进程，而在执行IF语句时，满足clock=‘1’时才对Q进行赋值更新，所以相当于clock发生跳变且跳变为‘1’时，将D赋给Q，实际上就是D触发器的描述。 时序逻辑电路——触发器 带有Q非的D触发器 由下图可知，与D触发器相比，该触发器多了Qbar与低电平有效的异步复位信号 带有Q非的D触发器 带有Qbar的D触发器 D触发器 时序逻辑电路——触发器 带有Q非的D触发器应该如何描述？ ENTITY D_FF IS PORT(D,clock:IN std_logic; Q,Qbar:OUT std_logic;) END D_FF;