清华计算机成原理习题课课件提高题1-6章.ppt

计算机组成原理 2.2A 你知道有几种进位链电路？各有什么特点？若机器字长为32位，画出最快的一种进位链框图，并在框图中标出每一个进位的名称。 2.3B 设寄存器位数为16位（含一位符号位），若机器完成一次加法和移位各需100ns，则实现Booth算法最多需多少ns?实现补码除法时，若将上商和移位同时进行，则供需多少ns? 2.4B 64位的全加器，以4位为一组，16位为一大组，大组内包含4个小组。设与非门的级延迟时间为20ns,与或非门的级延迟时间为30ns 。当Gi (Gi =Ai Bi)和Pi(Pi=Ai+Bi)形成后，采用单重分组跳跃进位链和双重分组跳跃进位链，产生全部进位的时间分别为多少ns ？ 答：通常并行进位链有单重分组和双重分组两种实现方案。 单重分组跳跃进位 就是将n位全加器分成若干组，小组内的进位同时产生，小组与小组之间采用串行进位，这种进位又有组内并行、组间串行之称。如果将16位的全加器按4位一组分组（即4个74181形成的16位全加器），它们是组内并行，组间串行便可得单重分组跳跃进位链框图。 双重分组跳跃进位链 就是将n位全加器分成几个大组，每个大组又包含几个小组，，而每个大组内所包含的各个小组的最高进位是同时形成的，大组与大组间采用串行进位。因各小组最高进位是同时形成的，，小组内的其它进位也是同时形成的，，故有小组内并行、小组兼并型、大组间串行之称。如使用8个74181和两个74182芯片构成的32位并行加法器。两个74182之间是串型的。详见高等教育出版社出版唐朔非编著的计算机组成原理。 2.5B 64位的全加器，以4位为一小组，16位为一大组，大组内包含4个小组。设全加器的进位延迟时间为20ns,求和延迟时间为30ns，小组内并行进位的延迟时间、大组内和大组间的并行进位的延迟时间均为20ns。求： 1）该加法器采用串行进位方式时，完成一次加法需要多少时间？ 2）该加法器采用单级分组时，小组内采用并行进位，小组间采用串行进位，完成一次加法需要多少时间？ 3）该加法器采用两级分组时，小组内采用并行进位，大组内也采用并行进位，大组件采用串行进位，完成一次加法需要多少时间？ 4）该加法器采用两级分组时，小组内、大组内和大组间均采用并行进位时，完成一次加法需要多少时间？ 3.7B 若机器数字长16位（含一位符号位），当机器做原码一位乘除和补码Booth算法一位乘除时，其加法和移位的次数最多次数各为多少？ 3.8B 设32为长的浮点数，其中阶符1位，阶码7位，数符1位，尾数23位。分别写出机器数采用原码和补码表示时，所对应的最接近0的十进制负数。 3.9B 在整数定点机中，若寄存器的内容为80H，当它分别代表原码、补码、反码和无符号数时，所对应的十进制数各为多少？ 3.10A 将4位有效信息1001编成循环冗余校验码，已知生成多项式为X3+ X1+ X0 即1011，要求写出编写过程。 （1001110） 3.11B 已知两个浮点数 X=0011,01001; Y=1111,01011。它们的阶码均为4位（含一位阶符）补码，尾数为5位原码（含一位尾符）按要求求出：1.列出求X/Y的运算步骤； 2.采用不恢复余数法求出商及余数； 3.并对结果进行规格化及舍入处理。 3.12 已知X＝-0Y＝-0①采用变形补码求[X]补+[Y]补。 ②将运算结果表示成浮点变形补码规格化数。其中阶码为3位补码，尾数为8位补码（均不含符号位） 解答： 　　①解[X]补＋[Y]补。 　　　[X]补＋＝11[Y]补＝11 　　　[X]补+[Y]补＝111111 　　②表示成规格化浮点数。 　　　结果为：尾数为11阶码为11111。 　　　 3.13 设X＝2-011×0.110100，Y＝2-100×-0.101110。按下列运算步骤求[X＋Y]补 ，其中阶码4位（含1位符号位），尾数7位（含 1位符号位）。 ①求阶差 ②对阶 ③尾数运算 ④结果规格化 解答： ①阶差△E为1。 ②对阶。 　　　Y的阶码小，应使Y的尾数右移1位，阶码加1。此时X的阶码为11101，尾数为11.101001。 ③尾数求和。00.110100+11.101001＝00.011101。 ④规格化处理。 　　结果符号与最高位相同，执行左规。 　　结果尾数为00.111010，阶码为1