《数电教学课件》第4章 组合逻辑函数.PPTVIP

MUX A0 A1 D10 D11 D12 D13 S1 S2 D20 D21 D22 D23 A 1 Y ≥1 　　习题2：如何利用双4选1数据选择器实现逻辑函数 B C D4 D5 D6 D7 D0 D1 D2 D3 Y1 Y2 1 0 0 1 0 1 1 0 * * * * * * * * 　　例2. 试用3线－8线译码器74LS138及一些门电路设计一个多路输出的组合逻辑函数。输出的逻辑表达式为： 5. 译码器用作数据分配器 A1 A0 输入数据D Y0 Y1 Y2 Y3 　　用译码器实现数据分配器的方法 　　凡具有使能控制输入端的译码器都能作数据分配器使用。将使能控制输入端作为数据输入，将译码器的输入端作地址输入端。 E A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 D A2 A1 A0 　　概念：能完成比较两个数字的大小或是否相等的各种逻辑功能电路统称为数值比较器。 4.3.4 数值比较器 　　１．１位数值比较器 输 入 输 出 A B FA＞B FA=B FA＜B 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 0 1 0 　　２．集成４位数值比较器 　　 　　多位数值比较器是由高位开始比较，逐位进行。对于集成数值比较器，设置有级联信号输入端，接收来自低位比较器的输出结果。若比较器的各位比较结果都相等，最终结果取决于级联信号输入。 图4-1-23 1位数值比较器 A ≥1 B FA＞B FA ＝ B FA ＜ B 图4-1-22 数值比较器通用逻辑符号 … COMP 图4-1-25 4位数值比较器逻辑符号 COMP A0 A1 A2 A＜B A＝B A＞B 0 3 P FA＜B FA＝B A3 B0 B1 B2 0 3 Q B3 P＜Q P＝Q P＞Q FA＞B ＜ ＝ ＞ 来自低位片的比较结果。 　　在单独使用或作为最低位片使用时，为了不影响比较结果，低位片级联输入AB、AB应置０，A=B置１。 输　　　　入 输　　出 A3 B3 A2 B2 A1 B1 A0 B0 AB AB A=B FAB FAB FA=B A3 B3 × × × × × × × × × 1 0 0 A3 B3 × × × × × × × × × 0 1 0 A3=B3 A2 B2 × × × × × × × 1 0 0 A3=B3 A2 B2 × × × × × × × 0 1 0 A3=B3 A2=B2 A1 B1 × × × × × 1 0 0 A3=B3 A2=B2 A1 B1 × × × × × 0 1 0 A3=B3 A2=B2 A1=B1 A0 B0 × × × 1 0 0 A3=B3 A2=B2 A1=B1 A0 B0 × × × 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1 表4-1-10 4位数值比较器真值表 FA＜B FA＝B FA＞B COMP 高位片 A4 A5 A6 0 3 P A7 Q P＜Q P＝Q P＞Q ＜ ＝ ＞ 0 3 B4 B5 B6 B7 COMP 低位片 A0 A1 A2 0 3 P A3 Q P＜Q P＝Q P＞Q ＜ ＝ ＞ 0 3 B0 B1 B2 B3 1 图4-1-26 4位数值比较器扩展成8位数值比较器 　　３．数值比较器的位数扩展 　　(1) 级联扩展 　　由图可见，低４位的比较结果作为高４位的条件。级联扩展法结构简单，但运算速度低。 　　(2) 并联扩展 COMP 0 0 3 P Q P＜Q P＞Q ＜ ＝ ＞ 0 3 COMP 4 A3 P＜Q P＞Q ＜ ＝ ＞ B3 0 0 1 A2 B2 A1 B1 A0 B0 P＝Q COMP 1 0 3 P Q P＜Q P＞Q ＜ ＝ ＞ 0 3 COMP 2 0 3 P Q P＜Q P＞Q ＜ ＝ ＞ 0 3 COMP 3 0 3 P Q P＜Q P＞Q ＜ ＝ ＞ 0 3 A0 A3 B0 B3 A4 A7 B4 B7 A8 A11 B8 B11 A12 A15 B12 B15 0 0 1 0 0 1 0 0 1 0 0 1 图4-1-26补 并联方式扩展数值比较器的位数 　　并联扩展采用两级比较法，各组的比较是并行进行的，因此运算速度比级联扩展快。 4.3.5 数据选择器 S1 S0 输入数据 D0 D1 D2 D3 Y 　　功能描述：选择多个输入通道中