(2012中文.docVIP

目录 功能描述 2 时序 3 1像素输入时序 4 1.1 8位YcrCb 4 1.2 16位YcrCb 4 1.3 像素同步 4 1.4HSYNC*时序 5 主模式 5 从模式 6 1.5 .1复位 7 1.5.2 同步和Burst Timing 7 1.15 模拟输出 7 项目中对寄存器的配置 8 YCrCb to NTSC/PAL Digital Video Encoder 功能描述 芯片视频系统要求通用的复合视频，Y/C（s-video）RGB(SCART)视频信号从8或10位的YcrCb信号转换。支持全球视频标准包括NTSC-M (N.America, Taiwan, Japan), PAL-B,D,G,H,I (Europe, Asia), PAL–M (Brazil), PAL-N(Uruguay, Paraguay) and PAL–Nc (Argentina). Horizontal sync (HSYNC*)和 vertical sync (VSYNC*) 可配置为 输入(slave mode)或输出 (master mode). BLANK*外部控制的输入。行和场消隐自动产生，同步上升和下降时间，触发封锁，内部控制关闭捕获数据。 8-16位4：2：2输入 NTSC-M/PAL/PAL-N/PAL-NC 复合视频输出和s-video、RGB(SCART)输出，CCIR 601或方块像素操作 10位DAC 主或从时序 自动发现功能，内部、外部操作 封闭图片、文字编码 I2C接口 节能模式 52pin，PQFP封装 可编程亮度延时（单通道） 5V3.3V支持 CGMS/WSS(16:9) 时序 一个2倍于像素采样频率的时钟信号必须出现在CLK pin上。设备产生内部CLOCK从模式下同步HSYNC* pin。这个信号用来增加行像素和场线计数器和像素寄存器(P[7:0], Y[7:0], TTXDAT,RESET*,BLANK*, SLAVE, HSYNC*, and VSYNC*)输入。所有的建立和保持时间的量度都是在CLK上升沿进行的。 1像素输入时序 可以选择8位或16位YcrCb输入模式。 1.1 8位YcrCb 8位为默认模式，Y,CR,CB通过P[7:0]复用输入，默认下，有效像素输入必须是Cb0, Y0, Cr0, Y1, Cb2, Y2, Cr2, Y3, etc.符合CCIR656. 1.2 16位YcrCb 16位模式需要设置YC16寄存器选择，Y通过Y[:7:0]输入，CB,CR P[7:0]输入。 1.3 像素同步 默认输入像素频率下一个时钟在HSYNC*变低之后将开始4-byte Cb/Y/Cr/Y 频率在8位模式，或者是Y/Cb成对采样在16位模式。这个实现建立在从模式，作为主模式，HSYNC*默认时序。这个频率改变可通过对SYNCDLY 和 CBSWAP位的改变实现不论在主还是从模式，或者用变化的HSYNC*时序在主模式。 SYNCDLY将减少HSYNC* pin和模拟输出之间的延时在一个时钟周期。 CBSWAP将改变输入频率以致下一个采样后HSYNC*下降沿将是Cr sample of the Cb/Y/Cr/Y 的频率在8位模式，Y/CR成对采样在16位模式。 1.4HSYNC*时序 主模式 有两种HSYNC*时序模式，默认和可变模式，可变模式可以通过将ADJHSYNC置高使能。这个模式可以用HSYNCF and HSYNCR寄存器指定HSYNC*上升沿和下降沿的位置。HSYNCF and HSYNCR的值需要符合内部像素计数器的像素值。HSYNCF and HSYNCR值不能同时为0或者相等。其值必须小于或者相当于表1-2所给。如果内部像素计数器复位在上升沿之前，这部分不会自动复位，需要等像素计数器达到规定HSYNCR值。模拟行同步脉冲位置与内部像素计数器比较固定，因此当HSYNC*上升沿和下降沿移动，管线在HSYNC*和模拟行同步脉冲的延时将变化。这个模式下，管线的延时从HSYNC*到模拟同步输出是40–(2*HSYNCF)，如果SYNCDLY = 0。是41–(2*HSYNCF) ，如果SYNCDLY = 1。在默认HSYNC*模式，HSYNC*边沿的位置固定，这种模式下，管线延时是40，当 SYNCDLY = 0。或41当SYNCDLY = 1.默认模式下，从内部行像素计数器复位到HSYNC*下降沿的延时是2个clock。 从模式 从模式不支持可变的HSYNC*时序，默认管线延时从HSYNC*下降沿到模拟同步输出下降沿是47clocks ，如果SYNCDLY = 0；或46 clocks 当 SYNCDLY = 1. 输入HSYNC*