数字电路与逻辑设计_2013_18.pptVIP

基于VHDL的数字逻辑设计 时序逻辑部分 常用时序逻辑电路设计 （1）触发器设计（D） （2）计数器设计（分频器） （3）移位寄存器设计 （4）状态机设计：序列检测器 状态机设计 我们可以用输入信号X和电路状态Q来描述时序电路的逻辑功能，这时时序电路称为 状态机（State Machine）。 根据输出信号和输入信号以及电路状态的关系，状态机可以分为两种：穆尔（Moore）型和米利（Mealy）型。 Y=F[X,Q] Y=F[Q] 米利（Mealy）型： 穆尔（Moore）型： S0 S2 0/0 1/0 S3 1/0 S1 1/1 0/0 0/1 0/0 1/0 输出信号和输入信号无关。 输入信号影响状态的转换。 （1） More型状态机 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY more IS PORT( Clk,reset: in Std_logic; din: in Std_logic; op: out Std_logic); END more; ARCHITECTURE a OF more IS TYPE STATE_TYPE IS (s0, s1, s2,s3); SIGNAL state: STATE_TYP