可编程FPGA数字系统设计实验指导书【参考】.docVIP

可编程FPGA 数字系统设计实验指导 西安电子科技大学 空间科学与技术学院编制 目录 第一部分 课程简介 3 一．课程简介 3 二．实验项目及学时安排 3 第二部分 实验基础知识 4 一.实验的基本过程 4 二.实验中操作规范和常见故障检查方法 4 三、DE2-115型数字系统综合实验平台简介 5 四、Quartus ii 10.0在本实验中的使用 11 第三部分 Verilog HDL语言设计实验 17 实验一 简单的组合逻辑和时序逻辑的设计 17 实验二 复杂时序逻辑电路的设计 20 实验三 函数和任务的应用设计 24 实验四 有限状态机（FSM）的设计 28 实验五 基于模块多层次引用的结构化电路设计 32 第四部分 综合实验： 36 实验一：8位十进制频率计设计 36 实验二：出租车自动计费器 36 实验三：正弦波信号发生器 37 第一部分 课程简介 一．课程简介 本课程是电子工程和计算机科学等的选修专业课。Verilog HDL程序设计是电子信息类专业学生在学习完数字电子技术后的选修专业课程，主要内容是学习利用Verilog HDL进行数字逻辑电路和系统的开发和设计。 通过对该课程的学习，学生应该掌握Verilog HDL的词法、语法、句法，可综合程序的编写，仿真及测试程序的编写，一般数字逻辑的实现，复杂数字逻辑和算法的实现，并能够初步的利用Verilog HDL进行时序及逻辑系统的设计，并对寄存器传输级（RTL）上的设计方法掌握和理解。 Verilog HDL语言设计是一门理论与实践联系紧密的课程，所以本课程安排5个实验，以帮助学生掌握Verilog HDL程序设计技术，提高学生分析问题和解决问题的能力，并通过实验培养学生的创新意识。 本实验课的基本要求如下： 1．学会用Verilog HDL语言编写数字电路和系统的程序，通过上机实习加深对课堂所学知识的理解； 2．上机前应按照要求把实验内容准备好，即编好程序及需要改变的参数，能预计出可能出现的结果； 3．观察实验结果，得出结论； 4．实验结束时提交实验报告。 二．实验项目及学时安排 序号 项目 学时 实验性质 验证 综合 设计 1 简单的组合逻辑和时序逻辑的设计 4 √ 2 复杂时序逻辑电路的设计 4 √ 3 函数和任务的应用设计 4 √ 4 有限状态机（FSM）的设计 4 √ 5 基于模块多层次引用的结构化电路设计 4 √  第二部分 实验基础知识 一.实验的基本过程 实验的基本过程，应包括：1，熟悉实验平台；2，确定实验内容；3，选定最佳的实验方法和实验线路；4，拟出较好的实验步骤、进行仿真和调试、最后写出完整的实验报告。 在利用Verilog HDL进行数字系统设计实验时，充分掌握和正确利用Verilog语言独有的特点和规律，可以收到事半功倍的效果，对于完成每一个实验，应做好实验预习、实验记录和实验报告等环节。 实验预习 认真预习是做好实验的关键。预习好坏，不仅关系到实验能否顺利进行，而且直接影响实验效果。预习应按本教材的实验预习要求进行，在每次实验前首先要认真复习有关实验的基本原理，对如何着手实验做到心中有数，通过预习还应做好实验前的准备。 实验记录 实验记录是实验过程中获得的第一手资料。测试过程中所测试的数据和波形必须和理论基本一致，所以记录必须清楚、合理、正确，若不正确，则要现场及时重复测试，找出原因。 实验报告 实验报告是培养学生科学实验的总结能力和分析思维能力的有效手段，也是一项重要的基本功训练，它能很好地巩固实验成果，加深对基本理论的认识和理解，从而进一步扩大知识面。 实验报告是一份技术总结，要求文字简洁，内容清楚，图表工整。报告内容应包括实验目的、实验内容和结果、实验使用仪器和元器件以及分析讨论等，其中实验内容和结果是报告的主要部分，它应包括实际完成的全部实验，并且要按实验任务逐个书写，每个实验任务应有如下内容： 1.实验课题的方框图、逻辑图、状态图，真值表以及文字说明等，对于设计性课题，还应有整个设计过程和关键的设计技巧说明。 2.实验结果分析、讨论及结论，对讨论的范围，没有严格要求，一般应对重要的实验现象、结论加以讨论，以便进一步加深理解，此外，对实验中的异常现象，可作一些简要说明，实验中有何收获，可谈一些心得体会。 二.实验中操作规范和常见故障检查方法 实验中操作的正确与否对实验结果影响甚大。因此，实验者需要注意按以下规程进行。 1.搭接实验电路前，应对仪器设备进行必要的检查校准，对所用集成电路进行功能测试。 2.搭接电路时，应遵循正确的布线原则和操作步骤（即要按照先接线后通电，做