基于Libero的数字逻辑设计仿真及验证实验实验报告(实验4到8)毕业论文.docxVIP

___计算机__学院______________专业_____班________组、学号______姓名______________协作者______________教师评定_________________实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________熟悉EDA工具的使用；仿真基本门电路。仿真组合逻辑电路。仿真时序逻辑电路。基本门电路、组合电路和时序电路的程序烧录及验证。数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单//74HC00代码-与非// 74HC00.vmodule HC00(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(AB);endmodule//74HC00测试平台代码// testbench.v`timescale 1ns/1nsmoduletestbench ();reg [4:1]a,b;wire [4:1]y;HC00 u1(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule//74HC02代码-或非// 74HC02.vmodule HC02(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=~(A|B);endmodule//74HC02测试平台代码// testbench.v`timescale 1ns/1nsmoduletestbench ();reg [4:1]a,b;wire [4:1]y;HC02 u1(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule//74HC04代码-非// 74HC04.vmodule HC04(A,Y);input [4:1]A;output [4:1]Y;assign Y=~A;endmodule//74HC04测试平台代码// testbench.v`timescale 1ns/1nsmodule testbench();reg [2:1]a;wire [2:1]y;HC04 u4(a,y);initialbegina=2b01;#10 a=2b10;#10 a=2b11;#10 a=2b00;endendmodule//74HC08代码-与module HC08(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=AB;//与endmodule//74HC08测试平台代码`timescale 1ns/1nsmodule test08();reg [4:1]a,b;wire [4:1]y;HC08 u8(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;#10a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule//74HC32代码-或module HC32(A,B,Y);input [4:1]A,B;output [4:1]Y;assign Y=A|B;//或endmodule//74HC32测试平台代码`timescale 1ns/1nsmodule test32();reg [4:1]a,b;wire [4:1]y;HC32 u32(a,b,y);initialbegina=4b0000; b=4b0001;#10