第一章概述2012-2013-2eda.pptVIP

（4）波形图输入 绘制出电路输入/输出波形图，然后由EDA的编译器和综合器将此波形图编译综合成电路网表。 （3）状态图输入 根据电路的控制条件和不同的转换方式绘出系统的状态图，然后由EDA的编译器和综合器将此状态图编译综合成电路网表。 图1-5 应用于FPGA/CPLD的EDA开发流程 原理图/HDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 HDL仿真器 门级仿真器 功能仿真、行为仿真 逻辑综合器 结构综合器 时序仿真 功能仿真 1.8.2 （逻辑）综合 综合器的功能是将输入的HDL文本、原理图或状态图描述，依据与硬件相关的工艺库信息和约束条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路网表文件，如EDIF、 XNF、VQM 、 VHDL、 Verilog网表文件。 EDIF是国际标准的网表文件，XNF是Xilinx公司的网表文件，VQM是Altera公司的网表文件， VHDL是采用VHDL语法的网表文件，Verilog是采用Verilog语法的网表文件。 综合的结果不唯一，根据给定的硬件速度、面积、性能要求，综合出的结果各有不同。 EDA软件中的综合器也可采用专业的第三方EDA公司提供的综合器。 综合前，先进行程序