矿大数字电路第六章时序逻辑电路的分析和.ppt

6 时序逻辑电路 6 时序逻辑电路 引言 组合逻辑电路仅由若干逻辑门组成，没有存储电路，因而无记忆能力。 时序逻辑电路除包含组合电路外，还含有存储电路，因而有记忆能力。 6.1 时序逻辑电路的基本概念 2. 异步时序电路与同步时序电路 时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路两大类。 异步时序逻辑电路：存储电路内所有触发器的时钟输入端不是都接于同一时钟脉冲源或者没有时钟脉冲（如SR锁存器构成的时序电路）其状态更新不同时发生。还可依电平敏感或脉冲边沿敏感而分为电平异步时序电路和脉冲异步时序电路。 同步时序逻辑电路：存储电路内所有触发器的时钟输入端都接于同一时钟脉冲源，触发器状态更新同时发生。 同步时序逻辑电路：存储电路内所有触发器的时钟输入端都接于同一时钟脉冲源，触发器状态更新同时发生。 6.1.2时序逻辑电路功能的表达 6.1.2时序逻辑电路功能的表达 4.时序图：即时序电路的状态和输出对时钟脉冲序列和输入信号响应的波形图。它能直观地描述时序电路的输入信号，时钟信号，输出信号及电路的状态转换等在时间上的对应关系。 6.2同步时序逻辑电路的分析 6.2.1.分析同步时序逻辑电路的一般步骤 3. 确定电路的逻辑功能。必要的话，可用文字详细描述。 6.2.2 同步时序逻辑电路分析举例 例6.2.2 分析图6.2.4所示同步时序逻辑电路 将驱动方程代入相应JK触发器的特性方程，求得各触发器的次态方程为： 6.3 同步时序逻辑电路的设计方法 一般情况下，如果发现设计的电路没有自启动能力，则应对设计进行修改。 6.4 异步时序逻辑电路的分析 解： 6章作业 6.5 若干典型的时序逻辑集成电路 2. 移位寄存器：具有移位功能的寄存器 表6.5.4 74HC/HCT194的功能表 3位异步二进制加计数器 3位异步二进制加计数器(分析) （2）同步二进制加计数器 ①工作原理 分析归纳： (3) 二进制同步减计数器(设计) (3) 二进制同步减计数器(设计) (3) 二进制同步减计数器 (设计) (4) 二进制同步可逆计数器 2. 非二进制计数器 集成计数器 数据选择器MUX ② 典型集成计数器 输入控制 输出译码电路 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0 0 1 2 3 4 5 6 7 8 9 状态译码 状态编号 表6.5.9 10状态扭环形计数器状态表 驱动方程: 状态方程: 输出方程: C=Q2nQ1nQ0n 3位同步二进制加计数器(分析) 所有JK触发器（实现T触发器功能:Ti-1=Ji-1=Ki-1）状态都是在CP↑到来时刷新（保持或翻转） 0 0 0 0 8 1 1 1 1 7 0 0 1 1 6 0 1 0 1 5 0 0 0 1 4 0 1 1 0 3 0 0 1 0 2 0 1 0 0 1 0 0 0 0 0 进位C 电路状态 Q2 Q1 Q0 计数 顺序 （3位）状态转换表 C=Q2nQ1nQ0n 状态转换图 时序图 电路完成的功能： 此电路为8进制计数器。 3个触发器受同一个时钟信号CP的控制，3个触发器的翻转是同时进行的，都比CP的作用时间滞后一个tpd，因此，其工作速度一般比异步计数器的高。 由3位同步二进制加计数器分析可以知道，同步二进制加计数器可用T 触发器来实现，对于N 位同步二进制加计数器，可以推出第i位T触发器激励方程的一般化表达式： (i=1,2,3, …，N-1） 同步二进制加计数器的一个实现方案： D触发器和同或门实现T功能 由图可列出电路的激励方程组： 当CE=1时，方程组与Ti的一般化表达式一样。 方案分析： 所有触发器受同一个时钟信号CP的控制，触发器的刷新是同时进行的，都比CP的作用时间滞后一个tpd，因此，其工作速度一般比异步计数器的高。但电路要更复杂。 3位二进制减计数器状态图 状态表 0 1 0 1 0 1 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 1 0 0 1 0 0 0 1 0 0 1 1 0 1 0