基于quartus的数字秒表设计基于quartus的数字秒表设计.doc

EDA技术课程大作业 设计题目： 数字秒表设计 姓 名： 学 号： 姓 名： 学 号： 姓 名： 学 号： 专业班级： 级通信工程 2013年1月2日数字秒表设计 1. 设计背景和设计方案要求 1.1设计背景 经过一个学期对《EDA技术实用教程》的学习，已经初步掌握了一些较为简单的EDA应用实例。本次实验我小组选择的课题是《数字秒表设计》。 1.1.1任务安排 1.2设计原理和结构 1.2.1秒表功能 秒表的显示范围是00:00:00-59:59:99，显示精度为1ms，其拥有可控的自动报警功能（可通过蜂鸣器控制模块的clk端选择计数一小时后报时或者不报时，如想要报时则接通clk端，反之clk端断开，选择报时则计数达到一小时后蜂鸣器会响一声，否则蜂鸣器不响，）、可控的启动功能（通过计数器的start端口来控制计数器的启动，也即控制数字秒表的启动）及数字秒表清零功能（通过控制计数器清零端来实现，当清零端为高电平时，计数器清零，也即数字秒表清零，否则秒表正常计数）。 1.2.2秒表结构 秒表的物理结构比较简单，它主要由十进制计数器、六进制计数器、数据选择器、显示译码器蜂鸣器等组成。此外，秒表还需有一个启动信号、清零信号及报时信号，以便实现对秒表的控制和有效应用（启动和清零信号及报时信号由使用者给出，设计时主要任务是将此外界信号的功能准确的通过数字秒表体现出来，也即，当使用者给出启动信号时数字秒表能够正常启动，上面已经给出，启动和清零的功能是通过将此信号送给计数器来实现的）。 1.2.3设计思路 十进制计数器clk端接石英晶体振荡器,选择振荡频率为1000HZ。则振荡一秒钟之后，十进制计数器进位输出端输出100个高电平信号，每个高电平信号表示s,也即10ms。然后将10ms的信号接到下一个十进制计数器的clk端，则10个此信号之后，输出一个高电平信号，也即每个高电平信号表示1010=100ms。依此类推，通过选择不同的计数器，在进位输出端可分别得到10ms、100ms、1s、10s等进位信号。与此同时，为了使计数器记录的数字在七段显示器上显示出来，计数器除了有进位输出端之外还应该有BCD码输出端，以便连接显示译码器。由于数字秒表有6块七段显示器，那么理应要有6块与之对应的显示译码器。但是在工程中，为了节约成本一般只用一块显示译码器，此译码器由控制器控制输入（输入信号为各个译码器的BCD码输出端），间接控制输出。也就是说数字秒表各个显示器不是一直在显示着，而是各个显示器交替显示，只是由于控制器扫描频率足够大，人眼分辨不出这种交替显示，误以为是一直显示着。 1.2.4系统组成框图 系统组成框图如图1.1所示。 2. 方案实施 2.1子程序设计 2.1.1六进制计数器 use ieee.std_logic_unsigned.all; entity count6 is port (clk,clr,start:in std_logic; daout:out std_logic_vector(3 downto 0); 图 2.1 cout:out std_logic ); end count6; …………………… 六进制计数器VHDL语言描述详见附件。将VHDL文本文件在Quartus上编译仿真（为了仿真，需要将此VHDL文件设置为工程文件），仿真结果如图2.2所示。然后新建block symbol file,接着选择菜单filecreate/updatecreate symbol files for current file将VHDL文件转换成symbol文件，以便在顶层文件设计中调用。转换成功后要保存并命名（命名与VHDL文件命名规则相同，要与实体名保持一致）。六进制计数器symbol文件如图2.1所示，clk为时钟信号、clr为清零端（clr为高电平时计数器清零）、start为使能信号（start为1时计数器正常计数，否则计数器不工作）、daout[3..0]BCD码输出端口、cout为进位输出端口。 图 2.2 六进制计数器仿真波形 2.1.2十进制计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;