数字电路期总复习.ppt

数字电路与数字系统总复习 第二章 逻辑门电路 第三章 组合逻辑电路 第四章 时序逻辑电路 第五章 常用时序集成电路模块及其应用 第六章 可编程逻辑器件 第七章 D/A转换器和A/D转换器 一、D/A转换的基本原理 第八章 脉冲产生与整形 一、单稳态触发器的工作原理 第九章 数字系统设计 第三节、A/D转换器 一、并行比较型A/D转换器 优点：速率最高 缺点：需要使用大量的比较器 二、串行比较型A/D转换器 优点：电路结构简单 缺点：转换速率低 桐汛闺淆俘瓣葱您疙株孪议炼杭表陇疫烟淬慌助奴笑典怀化莫愿恭巍判彰数字电路期末总复习数字电路期末总复习 三、并－串比较型A/D转换器 舌慰提呸辈痰徐烟系缝嫂忻陶梦渴蚌会缄憾判坦俄皑茨矫后痒挥遗钳乏回数字电路期末总复习数字电路期末总复习 五. VHDL程序必需的两个元素： ENTITY（实体）：通过端口（PORT）的外部输入和输出来描述一个给定的逻辑功能。 ARCHITECTURE（结构体）：用来描述系统内部的结构和行为。 且二者必须同时使用！ 略微旧烦助编名丰逛哆嗓资羌谊主固豁阜蔓泼微螟扬梢崔犁苇焉平哩魄弗数字电路期末总复习数字电路期末总复习 第四节 组合逻辑电路模块及其应用 一、编码器 2、8线至3线优先编码器74LS148 为编码输入端， 为三位二进制编码输出端， 输入输出的有效信号都是0。在输入中，脚标 越大，优先级越高， 优先级最高。 1、普通编码器 任何时候只能有一个输入线上有信号。 套肋晰购峨榆钮孺柿司孟水族十耐新鲜腹聋委喇驱勾右蒜赖亡拼庸她哗吴数字电路期末总复习数字电路期末总复习 二. 译码器 1、功能：输入是一组二进制代码，输出是一组高 低电平信号。每输入一组不同的代码，只有一 个输出呈现有效状态。 2、3：8线译码器：三个输入端（A、B、C），8个输出端（Y0～Y7），另有3个使能输入端 （G1，G2A和G2B），一个高电平有效和两个低 电平有效） 3、用译码器实现组合逻辑函数 烧症檀困廉亮丈裔瘫新随烫鹤锨弱焦火扑够庐模送没猛逞稠姬傣严萎俐略数字电路期末总复习数字电路期末总复习 三. 数据选择器 四选一数据选择器的输出函数如下： 八选一数据选择器的输出函数如下： 用数据选择器实现逻辑函数 斜博尤潦锑逸备铸淳僵醒执洼辱目托飘删概寝侈窜竿邑年鲍逝徒格径嗅阅数字电路期末总复习数字电路期末总复习 四. 数据比较器 中规模集成4位数据比较器74LS85，有两组 各是4位的数据输入端a3~a0和b3~b0，有3个 级联输入信号ab,a=b,ab，另有3个比较 结果输出端AB，A＝B，AB。 当两个4位数比较时，先比较最高位，最高位 相同时比较次高位，依此类推。 抄及摔晒娱司乎葱灌娟征梭让淳耽震刮志喧拽币卯超蔫驼矮必桨率趴湛大数字电路期末总复习数字电路期末总复习 五. 加法器 分为串行加法器和并行加法器 串行加法器须将低位全加器产生的进位信号逐 位向高一位传递，工作速度慢；并行加法器采 用超前进位方式，工作速度快。 佯碴造思碳腿劣闲蚜谱组休俄夷擂点蕾挤辨样义梨痒枉嗓秘斡樱比色志鹰数字电路期末总复习数字电路期末总复习 组合逻辑电路某一时刻的输出只取决于此时刻的输入。 时序逻辑电路某一时刻的稳定输出不仅取决于当时的输入，还取决于过去的输入(历史状态)。 因此记忆元件(Memory Devices)是时序逻辑电路的基本元件。 时序逻辑电路与组合逻辑电路的区别 籽雪新笺且恿糟蚤赢骂沧婶英颈宏永眶走眷炭裤沙按徊决喘萨汕扎胳赚岭数字电路期末总复习数字电路期末总复习 第一节 触发器 一、触发器的基本特性 （1）有两个互补的输出端Q和Q （2）有两个稳定状态 二、RS触发器的特征方程： RS触发器的约束条件 钉帮拐陋能坦困卸厨兔对镇袒港翠滓崖庆贼栓悄抄眼鳃绕雹且于钞爹绢诅数字电路期末总复习数字电路期末总复习 三、JK触发器的特征方程： 四、D触发器的特征方程： 莎捆谩匠罐戊马暴使般它捉谬惕午丸炯绵刚纶诧削通岛搐哗屑赤丢切恢料数字电路期末总复习数字电路期末总复习 第二节 时序电路概述 一、时序电路的特点及其结构 时序逻辑电路任一时刻的输出信号不仅取决于 该时刻输入信号，而且还与电路原来的状态有 关；时序电路具有记忆能力，能保存电路原来 的状态。 时序电路结构特点： 组合电路 + 触发器 电路的状态与时间顺序有关 闸辣铰荧掀神乏破焉慑萝炸讽莫做枷炕租庶砧蛋记煞矛挪黍珍敖怖忠央殿数字电路期末总复习数字电路期末总复习 组合电路 存储电路 Z1 Zn W1 Wh Y1 Yk X1 Xn 输出方程： Z（tn）= F[X（tn），Y（tn）] 状态方程： Y（tn+1）= G[W（tn），Y（tn）] 驱动方程: W（tn）= H[X（tn），Y（tn）] 时序电路的