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The Rule of Layout ——modification Qing Wang Contents CMOS Analog Layout中MOS管 模拟电路中的MOS管注意其衬底接触的画法 MOS管的s/d极一般通过Metal连接出去，这样会出现两种电阻 Metal到Active的电阻，通过多打contact孔形成多个电阻并联，可以减小这个电阻 Active电阻，就是contact孔到poly一段上Active电阻，孔距poly的距离越近，这个电阻越小 CMOS 闩锁效应 衬底中如果有大电流通过，容易形成 latch up。 通常发生在使用大尺寸数字输出缓冲器情况 Q1是与PMOS、N-well和衬底有关的寄生pnp管 Q2是与NMOS有关的寄生npn管 R1、R2是由于N-well和衬底均有一定的电阻，从而使得Q1和Q2的基区分别于Vdd和地之间存在一个非零电阻 CMOS 避免： layout上将nmos和pmos隔的尽可能远，中间加隔离，即采用全包的衬底层，注意衬底上一定要打contact接触孔，并且尽量多打，可减小R1、R2电阻。 为了更好的破坏latch-up的正反馈环，可在每个管子的全包的衬底层外再包一层相反性质的隔离层。例如n管的衬底是接地，那外面再打一层接高电位的衬底做隔离。当然，在条件允许的情况下，这种交叉隔离层越多越好 CMOS N-well/P-well 常用单阱工艺 Cold-well 衬底接最高电位，会有衬偏效应 Hot-well 衬底接源极，可消除衬偏 热阱注意在schematic中标注一下，画版图的时候特别注意 CMOS MOS管的匹配 差分对管的匹配 将20/1的管子拆成两个10/1的管子，可实现更好的匹配效果。 差分对管的面积适当做大,可以降低噪声。可将w/l按比例变大 交叉对称的结构最好；MOS管慎用dummy层 CMOS BJT CMOS工艺中的bjt管是寄生的，没有专门的工艺层。P+作发射极，N-well做基极，P-sub做集电极 寄生bit管很少用作放大管，一般都改接成二极管用。 另外，工艺中没有参数来确定寄生bjt管的各项参数，批次之间差别很大， 的变化较大 若在CMOS工艺中一定要用到bjt管，可以用deep-well来实现 BJT 常用规格5v5/10v10/20v20 通常做成1：8或者1：24效果最好 注意 bjt版图最外层需要加一层辅助层——DIODE层 否则cadence认不出来这是个bjt管 Resistance N-well电阻、N+/P+/poly电阻、High Resister、Thin-Film、Metal电阻 温度系数、电压系数和方块电阻不同 N-well：方块电阻较合理、任何工艺中都可应用；但温度系数很差 High Resister：一般用poly2层实现(或者工艺厂提供另外的一层用作高阻，如Poly1等，需要由工艺厂商来确定)。需要poly2和High-Resister层 Thin-Film：温度系数很小，精度很高，但工艺难度较大 Resistance 层叠画电阻 当受到版图面积限制时，可用层叠的两层来画电阻，如下层用N-well电阻，上层用Poly电阻，互不影响 电阻的匹配 2个电阻的匹配 1个电阻带有dummy 长电阻的画法 层叠的电阻 Capacitance MOS 电容、PIP电容… MOS 电容一般用MOS管的Cgs、Cgd的寄生电容 PIP电容：poly-poly电容，若需匹配、精确的电容，如振荡器中的电容，可以采用pip电容。 复合电容：Metal-poly2-poly1电容，相当于两个电容的并联，基本也是出于对面积的考虑，进行电容的重叠，实际上Metal-Poly2电容较小，还是Poly1 -Poly2电容起主要作用。类似的还可以做其他的层叠电容。 Capacitance MOS电容 MOS电容随栅电压变化而变化，分为三个阶段 Vgs比Vth小100mv以上时，表现的是管子的截止电容 Vgs比Vth大100-200mv以上时，工作于强反型区 中间部分电容值不稳定，需避免 解决：耗尽注入，常见加层N-well或耗尽层 Capacitance 减小MOS电容的串联电阻 MOS电容的串联电阻主要是导通电阻，因此要使串联电阻最小，L必须最小化。 用又短又宽的器件并联，不用正方形块 代价：对衬底的结电容较大，且面积有所增加