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等精度频率计设计 12.1 等精度频率计设计 12.1 等精度频率计设计 设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立： 12.1.3 FPGA/CPLD开发的VHDL设计 * KX康芯科技 * EDA技术实用教程 电子系统设计实践 在此完成的设计项目可达到的指标为： （1）频率测试功能：测频范围0.1Hz～100MHz。测频精度：测频全域相对误差恒为百万分之一。 （2）脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs 。 （3）占空比测试功能：测试精度1％～99％。 12.1.1 主系统组成 图12-1 频率计主系统电路组成 12.1.2 测频原理 图12-2 等精度频率计主控结构 12-1 不难得到测得的频率为： 12-2 图12-3 频率计测控时序 占空比 = 12-3 【例12-1】 LIBRARY IEEE; --等精度频率计 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GWDVPB IS PORT (BCLK : IN STD_LOGIC; --CLOCK1 标准频率时钟信号 TCLK : IN STD_LOGIC; -- 待测频率时钟信号 CLR : IN STD_LOGIC; -- 清零和初始化信号 CL : IN STD_LOGIC; --预置门控制 SPUL : IN STD_LOGIC; --测频或测脉宽控制 START : OUT STD_LOGIC; EEND : OUT STD_LOGIC; --由低电平变到高电平时指示脉宽计数结束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --多路选择控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --位数据读出 END GWDVPB; 接下页 ARCHITECTURE behav OF GWDVPB IS SIGNAL BZQ,TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0);--标准计数器/测频计数器 SIGNAL ENA,PUL : STD_LOGIC; -- 计数使能/脉宽计数使能 SIGNAL MA,CLK1,CLK2,CLK3 : STD_LOGIC ; SIGNAL Q1,Q2,Q3,BENA : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN START = ENA ; DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE--标准频率计数低8位输出 BZQ(15 DOWNTO 8) WHEN SEL = 001 ELSE BZQ(23 DOWNTO 16) WHEN SEL = 010 ELSE BZQ(31 DOWNTO 24) WHEN SEL = 011 ELSE--标准频率计数最高8位输出 TSQ( 7 DOWNTO 0) WHEN SEL = 100 ELSE--待测频率计数值最低8位输出 TSQ(15 DOWNTO 8) WHEN SEL = 101 ELSE TSQ(23 DOWNTO 16) WHEN SEL = 110 ELSE TSQ(31 DOWNTO 24) WHEN SEL = 111 ELSE--待测频率计数值最高8位输出 TSQ(31 DOWNTO 24) ; BZH : PROCESS(BCLK, CLR) --标准频率测试计数器，标准计数器 BEGIN IF CLR = 1 THEN BZQ = ( OTHERS=0 ) ; ELSIF BCLKEVENT AND BCLK = 1 THEN IF BENA = 1 THE