VerilogHDL与CPLD_FPGA项目开发教程作者聂章龙01开发入门任务三课件.pptVIP

2008-10-08 学习目标设计 学习目标设计 教学情境设计 子任务一 简单的三人表决器功能描述 功能描述：三个人分别用手指拨开关SW0、SW1、SW2来表示自己的意愿，如果对某决议同意，各人就把自己的开关拨到“ON”（低电平），不同意就拨到“OFF”（高电平）。拨码开关的原理图如图1.3.1所示。 子任务二 设计输入 根据三人表决器的真值表，可以通过卡诺图化简得到： L1=SW0SW1+SW0SW2+SW1SW2 L2=～L1 实验步骤 ①双击桌面上 Quartus II7.2 的图标，启动 Quartus II7.2 软件 ②新建工程 ③输入设计文件 ④指定芯片的管脚 ⑤设置不用的引脚 ⑥编译 ⑦仿真 ⑧下载 步骤如下： ①启动 Quartus II7.2 软件 ②新建工程 ③输入设计文件 任务三 CPLD/FPGA开发工具使用 * 可编程逻辑器件开发应用 讲授: 聂章龙 常州信息职业技术学院 【任务三】 CPLD/FPGA开发工具使用 会采用原理图输入和Verilog HDL输入方式设计 一个简单的三人表决器，并下载到实验板进行实际运行 会利用数字资源、纸质资源查找、 使用Quartus II软件的资料 能力目标 能在几十分种之内学会CPLD/FPGA初步设计 掌握原理图输入和Verilog HDL 输入方式设计的基础知识