VerilogHDL与CPLD_FPGA项目开发教程作者聂章龙02单元项目开发项目三课件.pptVIP

2008-10-08 学习目标设计 学习目标设计 教学情境设计 任务一 3-8译码器设计 任务二 4-1数据选择器电路设计 项目三 编码器和数据选择器设计 * 可编程逻辑器件开发应用 讲授: 聂章龙 常州信息职业技术学院 【项目三】编码器和数据选择器设计 会用模块实例引用的方法设计2-1 和4-1数据选择器电路设计 能力目标 会用if-else语句或casex语句的特点， 进行8-3优先编码器电路设计 掌握模块实例引用的方法 知识目标 掌握用Verilog HDL语言 进行编码电路设计 实验的仿真及下载技能 互帮互助的同学关系 素质目标 组合逻辑电路综合设计 通过8-3优先编码器电路设计和2-1与4-1数据选择器电路设计的实例，介绍一般编码电路设计的方法和模块实例引用的方法 内容 80 2 能将4-1数据选择器电路映射成对应的SW0~SW5拨码开关键及L1发光管； ②掌握模块实例引用的方法。 能由2-1数据选择器通过模块实例引用的方法实现4-1数据选择器设计； 设计4-1数据选择器 情境2 80 2 SW0~SW7拨码开关键及L1~L3发光二极管在实验板上与EPM1270T144C5N芯片的引脚连接； ②掌握if-else和casex语句的结构及语法定义。 ①能将8-3编码电路映射成对应的端口； ②会用if-else语句或casex语句设计编码电路；