卫琳娜数字逻辑报告.docxVIP

计算机科学与技术学院数字逻辑实验报告姓名：庞彦辉学号：139074383专业：物联网工程班级：物131指导老师：卫琳娜目录实验一 3-8 译码器设计（原理图设计输入）2实验二 全加器设计5实验三 七段数字显示译码器8实验四 扫描显示电路的驱动13实验五 用JK触发器设计同步 8421 码加法计数器15实验六 用 74LS161 采用清零和置数法组成六十进制和二十四进制计数器17实验七 字节锁存器20实验八 利用参数模块化库实现ROM21实验九 任意整数分频器设计25十、实验思考30实验一 3-8 译码器设计（原理图设计输入）实验要求 1. 通过一个简单的 3-8 译码器的设计，让学生掌握用原理图描述组合逻辑电路的设计方法。 2. 掌握组合逻辑电路的软件仿真方法。 3. 初步了解可编程器件设计的全过程。二、实验内容启动 MAX+PlusⅡ软件包，新建一个Graphic Editor File文件设计的输入。在新建的Graphic Editor File的编辑窗口，把实验的原理图输入进去。把输入输出特性设置好以后对原理图进行编译，编译通过以后，记得一定要保存。设置为当前文件件设置为当前文件。当打开了几个项目文件时，这个步骤非常重要，否则将会出错。选择芯片型号，点击 Assign/Device 菜单选择当前项目文件欲设计实现的实际芯片来进行编译适配。本例选择 EPLD EPF10K10LC84-4 来实现。编译适配后，电路仿真与时序分析。添加仿真激励信号波形，在Waveform Editor 菜单，进行波形设置。选择仿真时间，为 A、 B、 C 三个端口添加输入信号，保存激励信号编辑结果电路仿真电路仿真分为功能仿真（前仿真）和时序仿真（后仿真），而时序仿真覆盖了功能仿真，故本实验直接使用时序仿真。在“ MAX+PlusⅡ/Simulator”菜单中进行仿真。确定仿真时间，最后观察仿真结果管脚的重新分配与定位，在Floorplan Editor 菜单对管脚重新分配。当对管脚进行二次调整以后，一定要再编译一次，否则程序下载以后，其管脚功能还是为当初的自动分配状态。器件的下载编程与硬件实现。实验箱电路板上的连线，器件的编程下载，Programmer菜单中选择硬件设置。 10、若没有下载成功，检查下载电缆是否用错，硬件类型设置是否正确实验思考题 一、时序仿真波形中，输出波形与输入波形是否同步变化？如何解释输出波形中存在的毛刺？ 答：不同步变化，大概相差17ns左右。毛刺是因为，在组合电路中存在“竞争冒险” 现象，在门电路传输过程中有传输延迟，所以导致会有毛刺，也同样造成的输入波形和输出波形不是同步变化的原因。二、请总结实验中出现的问题，你是如何解决的？实验中，把实验原理图设置好以后，编译出错，后来根据提示原来是输入端和其他的线路没有接上，我们把输入端重新接一下，最后编译就通过了。在添加激励波形时，由于没有保存导致仿真出错。管脚分配好以后，没有对当前文件进行保存和重新编译，最后器件的编程下载以后编译出错了。由于第一个实验当前只有一个文件，所以project指向当前文件在这里并没有体现它的重要性，而在后面的实验中必须要指向当前文件，如果不指向就会导致出错。实验二 全加器设计一、 实验任务设计并实现一个一位全加器二、 实验原理 一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci。 真值表： 卡诺图化简: Ci-1Ai B I 000111100010111010B i000111100001010111 Si Ci 有卡诺图得到逻辑函数：实验原理图 软件仿真结果 硬件仿真结果输入输出实验结果亮1（灭0）00000灭灭00110亮灭01010亮灭01101灭亮10010亮灭10101灭亮11001灭亮11111亮亮实验总结：硬件仿真，实验的现象总是不对，前面的原理和步骤都是正确的，原理只有一个，那就是电线与接口接触不良，导致发光二极管不能正常按预想的亮或灭。实验三 七段数字显示译码器一、 实验任务 设计一位8421BCD转换为七段数字显示代码的译码器二、 实验原理 一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci。 七段数字显示器数字和代码输入间的关系图 (N)108421BCDA3 A2 A1 A0输入代码 a b c d e f g数字图00000000000110001100111120010001001030011000011040100100110050101010010060110010000070111000