数字电子技术教学课件作者王连英第4章课件.pptVIP

第4章 时序逻辑电路 第4章 时序逻辑电路 　　从上述分析可知，图4.2.13所示电路是一个4位同步二进制减法计数器（下降沿触发），M=24=16；Q0n、Q1n、Q2n、Q3n端输出脉冲的频率分别为计数脉冲CP频率的1/2、1/4、1/8、1/16，故该计数器可作为2、4、8、16分配器使用；电路在输入第16个计数脉冲CP后返回到初始的0000状态；在初始的0000状态，借位信号BO已经存在，在输入第1个计数脉冲CP 下降沿后，电路输出（产生）借位信号BO的下降沿（负跳变），在输入第16个计数脉冲CP 下降沿后，电路产生（输出）借位信号BO的上升沿（正跳变）。 4.2 常用MSI集成时序逻辑电路及其应用 (3) 同步3位二进制加/减法计数器 　　如前所述，用JK触发器组成的同步二进制计数器，若从Q端输出信号则为加法计数器，若从 端输出信号则为减法计数器。因此，实现加/减法计数的关键是有一个控制信号，使电路在作加法运算时能将Q端输出的信号加到相邻高位T触发器的T输入端上，使电路在作减法运算时能将 端输出的信号加到相邻高位T触发器的T输入端上。 　　图4.2.15所示为由JK触发器构成的3位同步二进制加/减法计数器（下降沿触发）。在加/减法计数控制信号 的控制下，当 时，电路将进行加法计数；当 时，电路将进